TW201401517A - 互補金氧半導體電晶體線性化之方法 - Google Patents

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Abstract

一種用於取樣一類比輸入信號之電路可包含佈置於一基板上之一電晶體及耦合至該電晶體之源極及汲極之一者之一取樣電容器。該電晶體可佈置於耦合至接地之一基板上。該電晶體之一源極及一汲極可佈置於該電晶體之一背閘極中。可將該類比輸入供應至該電晶體之該源極及該汲極之一者，且該背閘極可接收具有低於接地之一值之一背閘極電壓。

Description

互補金氧半導體電晶體線性化之方法
本申請案之標的係關於一種金氧半導體場效電晶體(MOSFET)取樣開關，且特定言之係關於一種降低PMOS或NMOS電晶體中之寄生電容之MOSFET取樣開關。
MOSFET廣泛用於許多類型之數位及類比電路中。產業中廣泛所使用之兩種類型之MOSFET係NMOSFET(n型MOSFET、NMOS或NFET)及PMOSFET(p型MOSFET、PMOS或PFET)。PMOS及NMOS電晶體可包含於通常使用PMOS及NMOS電晶體之互補且對稱對之一互補金氧半導體(CMOS)中。CMOS裝置係用於許多類型之類比電路中，此係因為可藉由改變電晶體中之組件之尺寸來控制電路之特性且因為該等電晶體提供近乎理想切換特性。
PMOS及NMOS電晶體已用於整合數位及類比功能之電路中。例如，PMOS及NMOS電晶體已用於切換式電容器電路中以執行時變電壓之電壓取樣。時變電壓之電壓取樣可藉由將藉由PMOS及NMOS電晶體之至少一者實施之一開關耦合至一取樣電容器而達成。可藉由「開啟」及「關閉」該開關而將輸入信號耦合至電容性儲存元件。可藉由控制施加至PMOS或NMOS電晶體之閘極電極之電壓而「開啟」及「關閉」此等開關。切換式電容器電路可用於增益級、比較器、濾波器、數位轉類比轉換器(DAC)、類比轉數位轉換器(ADC)、取樣保持放大器(SHA)及許多其他應用中。
產生較小MOSFET裝置之製造技術之進展已允許MOSFET用於需要更高處理速度、降低之功率消耗及降低之空間消耗之應用中。例如，MOSFET尺寸之降低通常減小供應電壓，此係因為一較小閘極驅動電壓可用以控制MOSFET。然而，降低MOSFET之尺寸並未消除全部設計挑戰，且可引進新挑戰。例如，儘管MOSFET之傳輸閘極(介於電晶體之源極與汲極之間)中之「接通」電阻可歸因於減小之程序幾何形狀(process geometry)而減小，然「接通」電阻仍可影響電晶體之操作。此外，當將一電壓施加至閘極以「開啟」MOSFET時，該MOSFET之「接通」電阻係藉由該MOSFET耦合之信號電壓之一非線性函數。
此外，MOSFET裝置具有可形成於MOSFET裝置之不同區域之間之邊界處之寄生電容。例如，寄生電容可形成於閘極與一背閘極之間、源極與閘極之間、源極與背閘極之間、汲極與閘極之間及汲極與背閘極之間。特定言之，當MOSFET裝置處於「接通」狀態中時，藉由該MOSFET裝置耦合之信號電壓在該MOSFET裝置之汲極與一基板(該MOSFET係製造在該基板上)(背閘極)之間及該MOSFET裝置之源極與該基板(背閘極)之間將經歷一非所要反向空乏電容。此等寄生電容可引發頻率相依及電壓相依訛誤且引進信號傳遞通過電晶體，此可在使用其等之電路中導致信號誤差。
因此，發明者已識別，在此項技術中需要最小化寄生電容對電路效能之影響。特定言之，發明者已識別，在此項技術中需要最小化歸因於汲極與基板之間及源極與基板之間之接面電容之寄生電容之影響。
110‧‧‧背閘極終端
112‧‧‧終端
114‧‧‧終端
120‧‧‧井
122‧‧‧井/深井
124‧‧‧基板
200‧‧‧電路
210‧‧‧自舉電路
300‧‧‧電路
310‧‧‧電晶體
320‧‧‧信號源
330‧‧‧控制器
400‧‧‧管線式類比轉數位轉換器(ADC)
402a‧‧‧級/第一級
402b‧‧‧級
402c‧‧‧級
404‧‧‧子類比轉數位轉換器(ADC)
406‧‧‧校正邏輯
500‧‧‧單級
502‧‧‧倍增類比轉數位轉換器(MDAC)
504‧‧‧子類比轉數位轉換器(ADC)
600‧‧‧倍增類比轉數位轉換器(MDAC)
602‧‧‧取樣電晶體/電晶體
604‧‧‧取樣電晶體/電晶體
606‧‧‧取樣電容器
608‧‧‧取樣電容器
610‧‧‧自舉電路
612‧‧‧自舉電路
614‧‧‧電晶體
616‧‧‧電晶體
618‧‧‧電容器
620‧‧‧電容器
622‧‧‧電晶體
624‧‧‧前置放大器
626‧‧‧反饋電容器
628‧‧‧反饋電容器
632‧‧‧電壓源
634‧‧‧電壓源
700‧‧‧子類比轉數位轉換器(ADC)
702‧‧‧平行類比轉數位轉換器(ADC)區塊
704‧‧‧邏輯
706‧‧‧數位轉類比轉換器(DAC)
708‧‧‧比較器
800‧‧‧子類比轉數位轉換器(ADC)
802‧‧‧取樣電晶體
804‧‧‧取樣電晶體
806‧‧‧電壓源
808‧‧‧電壓源
810‧‧‧反饋電容器
812‧‧‧反饋電容器
814‧‧‧開關
816‧‧‧開關
818‧‧‧電晶體
820‧‧‧比較器
822‧‧‧自舉電路
824‧‧‧自舉電路
N1‧‧‧NMOS電晶體/電晶體
S‧‧‧源極/源極區域
D‧‧‧汲極/汲極區域
G‧‧‧閘極
B‧‧‧背閘極
CSB‧‧‧虛擬電容器/寄生電容
CDB‧‧‧虛擬電容器/寄生電容
VBG‧‧‧背閘極偏壓電壓/偏壓電壓/背閘極電壓
DW‧‧‧深井
VIN‧‧‧輸入電壓/輸入信號
VOUT‧‧‧輸出電壓
VDD‧‧‧上供應電壓
RSD‧‧‧虛擬非線性電阻
BG‧‧‧背閘極
Ain‧‧‧類比輸入信號/輸入/輸入信號
Vo‧‧‧輸出殘餘電壓/殘餘電壓
Vrefdc‧‧‧參考電壓
Vref‧‧‧參考電壓
因而可理解本發明之特徵，下文描述數個圖式。然而，應注意，隨附圖式僅圖解說明本發明之特定實施例且因為本發明可涵蓋其 他同等有效實施例，因此該等隨附圖式未被視為限制本發明之範疇。
圖1圖解說明具有一NMOS電晶體之一電路結構之一橫截面視圖，該NMOS電晶體具有包含於形成於一深n井上方之一p井中之一汲極及源極。
圖2係圖解說明根據本發明之一實施例之一NMOS電晶體之一電路示意圖。
圖3係根據本發明之一實施例之包含耦合一輸入信號之一電晶體之一電路之一圖。
圖4係可應用於根據本發明之一實施例之一電路之一管線式類比轉數位轉換器(ADC)之一例示性電路之一圖。
圖5係可應用於根據本發明之一例示性實施例之一電路之管線式ADC之一單級之一例示性電路之一圖。
圖6係可應用於根據本發明之一例示性實施例之一電路之一倍增ADC(MDAC)之一例示性電路之一圖。
圖7係可應用於根據本發明之一例示性實施例之一電路之一例示性子ADC之一方塊圖。
圖8係可應用於根據本發明之一例示性實施例之一電路之一子ADC之一例示性電路之一圖。
本發明之實施例包含具有用於一閘極電壓、源極電壓、汲極電壓及背閘極電壓之終端之一電晶體開關。可將一控制電壓施加至閘極終端以接通及關斷電晶體。當接通電晶體時，可將待傳導至汲極終端之一輸入信號施加至源極終端；理想上，該輸入信號係在無修改或訛誤之情況下傳導至汲極終端。可將一背閘極電壓連結於超出施加至源極之輸入信號之一限制電壓之一參考電位，此可最小化存在於電晶體裝置中之固有電容。對於其中輸入信號之低電壓限制將係接地之一 NMOS電晶體，背閘極參考電位可係低於接地之一電壓。對於其中輸入信號之高電壓限制將係VDD之一PMOS電晶體，背閘極參考電位可係高於VDD之一電壓。以此方式，可降低電晶體裝置之寄生電容，此在一輸入信號傳遞通過該裝置時可導致該輸入信號之較低訛誤。
在其他實施例中，一自舉電路可包含於電晶體之源極終端與閘極之間以最小化該電晶體中非線性「接通」電阻之效應。將一背閘極電壓施加至背閘極及將自舉電路耦合至電晶體之組合可降低包含該電晶體之一電路之RC設定時間之改變。亦可藉由將一電壓施加至電晶體之背閘極及將一自舉電路耦合於該電晶體之源極終端與閘極之間而降低輸入信號歸因於輸入信號之高頻率以及「接通」電阻及固有電容之非線性性質之失真。
圖1圖解說明根據本發明之一實施例之一NMOS電晶體N1。NMOS電晶體N1可包含一源極S、汲極D及一閘極G。源極S及汲極D之各者可包含佈置於P型材料之一井120內之N型材料之一區域。閘極G可形成於連接源極S及汲極D之井120之一部分上方。井120可形成於N型材料之另一井122(稱為，「深井」)內，該井122繼而可形成於P型材料之一基板124內。終端112及114可經包含以分別提供至深井122及基板124之連接。
圖1亦圖解說明一對虛擬電容器CSB及CDB。虛擬電容器CSB及CDB表示形成於源極及汲極區域之各者與井120之間之寄生電容。寄生電容CSB可出現於源極區域S與井120之間。寄生電容CDB可出現於汲極區域D與井120之間。此等寄生電容CSB及CDB係電晶體裝置之固有性質。寄生電容可源自裝置內之接面電容、電荷儲存電容、擴散電容及/或反向空乏電容。
在本發明之一實施例中，電晶體N1可包含用於施加一偏壓電壓至井120之一背閘極終端110。可將背閘極偏壓電壓VBG設定至低於接 地之一值(例如，VBG<VSS)。藉由加偏壓於背閘極終端110及藉由在負電壓延伸井120，降低電晶體結構內之寄生電容CSB及CDB。自源極終端傳遞通過電晶體結構而至汲極終端之高頻率信號可能將展示較低訛誤效應。
如所論述，圖1圖解說明一NMOS電晶體N1之一結構。本發明之原理亦應用於PMOS電晶體(未展示)。在此等應用中，將反轉圖1中所展示之材料。即，源極S、汲極D及深井122之各者將由P型材料(未展示)而非如圖1中所展示之N型材料製成。此外，井120及基板124之各者將由N型材料(未展示)而非如圖1中所展示之P型材料製成。
在一PMOS電晶體(未展示)中，可施加超出積體電路內使用之一高參考電位之一背閘極電壓(例如，VBG>VDD)。以此方式，將降低形成於源極區域與N井區域之間及汲極區域與N井區域之間之寄生電容CSB及CDB。
圖2係圖解說明根據本發明之一實施例之一NMOS電晶體N1之一電路示意圖200。NMOS電晶體N1可具有表示閘極G、源極S、汲極D、背閘極B(對應圖1中所展示之井120)及深井DW之終端。可將一輸入電壓VIN施加至表示源極S之終端，且可將一輸出電壓VOUT施加至表示汲極D之終端。NMOS電晶體N1之閘極G可接收一電壓以控制該電晶體之「接通」及「關斷」狀態。
圖2中所展示之電路200可包含耦合於NMOS電晶體N1之源極S與背閘極B之間之一寄生電容CSB及耦合於NMOS電晶體N1之汲極D與背閘極B之間之一寄生電容CDB。如圖2中所展示，寄生電容CSB及CDB係展示為具有可變電容以指示此等組件之非線性性質。如上文所論述，可藉由改變VIN(藉由NMOS電晶體N1耦合之輸入信號)之振幅或頻率而引起電容器CSB及CDB之非線性性質。
可將一上供應電壓VDD施加至深井DW。上供應電壓VDD可係輸 入信號之高電壓限制。儘管圖2中未展示，然可將基板124(圖1中所展示)連接至下供應電壓VSS。下供應電壓VSS可係接地或低於接地之一負供應電壓。
可將一背閘極偏壓電壓VBG施加至背閘極。可將背閘極偏壓電壓VBG設定至低於接地之一值(例如，VBG<VSS)。藉由加偏壓於背閘極，可降低電晶體結構內之寄生電容CSB及CDB。因此，降低寄生電容CSB及CDB之非線性性質之效應。在一PMOS電晶體(未展示)中，可施加超出用於積體電路內之一高參考電位之一偏壓電壓VBG(例如，VBG>VDD)。
例示性實施例之模擬結果證實，當將低於接地之一背閘極偏壓電壓VBG施加至一電晶體之背閘極B時，可降低寄生電容器之電容。該等結果展示，與當將背閘極耦合至接地(例如，VBG=VSS)時相比，當將一背閘極偏壓電壓VBG設定至低於接地之一值(例如，VBG<VSS)時之寄生電容CSB及CDB有極大降低。此外，模擬結果展示，當將背閘極偏壓電壓VBG設定至低於接地之一值時，寄生電容對輸入信號之一電壓之相依性降低。特定言之，與當將零伏特施加至背閘極B時之寄生電容CSB及CDB之導數相比，當改變輸入信號值時，寄生電容CSB及CDB之導數具有一較小斜率。
因此，將電晶體之背閘極B耦合至低於接地之一電壓值可降低藉由寄生電容CSB及CDB所表示之反向偏壓空乏電容。將低於接地之一較低電壓施加至背閘極B可增加電晶體之一臨限電壓。儘管電晶體之一電阻可歸因於臨限電壓之一增加而增加，然歸因於藉由電晶體N1耦合之信號電壓之寄生電容之失真降低勝過電晶體電阻輕微增加之缺點。特定言之，在較高頻率下，降低寄生電容之優點勝過電晶體電阻器之輕微增加，此係因為在較高頻率下歸因於寄生電容之失真可係主要的。
在電晶體之尺寸降低時，將低於接地之一背閘極偏壓電壓VBG施加至一電晶體之背閘極B之優點可更明顯，因為將一電壓施加至此等電晶體之背閘極B不顯著影響電晶體之臨限電壓。在諸如65nm及大於65nm之細線CMOS科技中，電晶體中之體效應可非常弱。因此，改變背閘極偏壓電壓VBG可對一電晶體之臨限電壓具有最小影響。然而，使用180nm CMOS科技，設計者可藉由改變背閘極偏壓電壓VBG而改變臨限電壓。因此，使用180nm將一電壓施加至一電晶體之背閘極將不僅改變寄生電容之效應，而且將改變電晶體之臨限電壓。
背閘極偏壓電壓VBG可在電晶體之操作期間在預定週期施加至背閘極B，或可在具有該電晶體之電路之操作期間持續施加。例如，預定週期可係電晶體經控制而接通之時間。背閘極偏壓電壓VBG之電壓源可係包含電晶體之電路之部分之一電壓源，或可係一外部電壓源。
施加至背閘極B之背閘極偏壓電壓VBG可係最小化寄生電容CSB及CDB之效應之一預定電壓。例如，可將負1V之一背閘極偏壓電壓VBG施加至背閘極B以降低寄生電容CSB及CDB之效應。
如圖1及圖2中所展示，電晶體N1可包含虛擬非線性電阻RSD。電阻RSD表示電晶體N1之「接通」電阻之非線性性質。電阻RSD可係非線性，因為當將一電壓施加至閘極以「開啟」電晶體時，該電晶體之「接通」電阻係藉由該電晶體耦合之信號電壓之一非線性函數。因此，當電晶體「接通」時，電阻RSD之非線性性質可改變該電晶體之操作特性。
可藉由將閘極驅動電壓自舉至輸入電壓VIN之一升壓位準而控制電阻RSD之非線性性質。圖2展示可經包含以最小化電阻RSD之非線性性質之效應之一選用自舉電路210。可(例如)在美國專利第 6,118,326號中找到此等電路之實例。在此等電路中，若提供至電晶體之閘極以「開啟」該電晶體之一供應電壓超出輸入電壓VIN之一電壓，則可在不超出該電晶體之崩潰電壓之情況下將該供應電壓提供至該電晶體之閘極。若提供至電晶體之閘極以「開啟」該電晶體之供應電壓低於輸入電壓VIN，則提供至該電晶體之閘極以「開啟」該電晶體之閘極驅動電壓等於輸入電壓VIN加一固定電壓之值。該固定電壓可係一偏壓電壓或供應電壓。此閘極驅動電壓在該電晶體中提供一實質上恆定閘極至源極電壓VGS，該閘極至源極電壓VGS等於該固定電壓且實質上獨立於輸入電壓VIN。該恆定閘極至源極電壓VGS可導致一實質上恆定「接通」電阻。自舉電路可使用一升壓電容器(其在一模式中充電至一供應電壓且堆疊於輸入電壓VIN上)以提供一固定閘極電壓以在輸入範圍內維持一近似恆定傳導。
可使用自舉電路以結合將一背閘極偏壓電壓VBG施加至背閘極而提供一恆定「接通」電阻以降低寄生電容CSB及CDB。
圖3係包含耦合一輸入信號VIN之一電晶體310之一電路300之一圖。電晶體310可在該電晶體310之源極S處自一信號源320接收一輸入信號VIN，且將該輸入信號VIN耦合至該電晶體310之汲極D。輸入信號VIN之耦合可藉由自一控制器330施加至電晶體之閘極G之一控制信號控制。可將一背閘極偏壓電壓VBG施加至電晶體310之背閘極BG。來自信號源320之輸入信號VIN可在一高電壓限制與一低電壓限制之間變化。施加至背閘極BG之背閘極偏壓電壓VBG可係低於輸入信號VIN之低電壓限制之一值或高於輸入信號VIN之高電壓限制之一值。在NMOS電晶體之情況中，背閘極電壓VBG可係低於輸入信號VIN之低電壓限制之一值。在PMOS電晶體之情況中，背閘極電壓VBG可係高於輸入信號VIN之高電壓限制之一值。
圖4係可應用於根據本發明之一例示性實施例之一電路之一管線 式類比轉數位轉換器(ADC)400之一例示性電路之一圖。管線式ADC 400可包含一系列級402a、402b及402c、子ADC 404及校正邏輯406。
管線式ADC 400可在第一級402a中接收一類比輸入信號Ain。管線式ADC 400亦可接收該輸入信號Ain之一補數。可在第一級402a中取樣及保持該類比輸入信號Ain。第一級402a可處理該信號且輸出傳遞至下一級之一輸出殘餘電壓Vo，且可輸出一低解析度數位碼至校正邏輯402。級402a、402b及402c之各者可解析數個位元。可將最後級中之輸出殘餘電壓Vo輸出至解析最後位元之一子ADC 404。子ADC 404可係一快閃ADC。校正邏輯406可自級402a、402b及402c之各者及子ADC 404接收數位碼。校正邏輯406可校正級402a、402b及402c中造成之誤差。
圖5係可應用於根據本發明之一例示性實施例之一電路之管線式ADC 400之一單級500之一例示性電路之一圖。管線式ADC 400之單級500可包含一倍增ADC(MDAC)502及一子ADC 504。可將發送至該單級500之輸入信號Ain供應至MDAC 502及子ADC 504。子ADC 504可將輸入Ain轉換成一低解析度數位碼。可將來自子ADC 504之輸出輸出至校正邏輯406(圖4中所展示)及MDAC 502。MDAC 502可將子ADC 504之輸出轉換成一類比信號，自輸入信號Ain減去該類比信號以獲取一殘餘信號。可將來自MDAC 502之殘餘信號饋送至管線式ADC 400中之下一級。
圖6係可應用於根據本發明之一例示性實施例之一電路之一MDAC 600之一例示性電路之一圖。一MDAC 600之電路可包含：取樣電晶體602及604，其等分別耦合至取樣電容器606及608；自舉電路610及612，其等分別耦合電晶體602及604之源極及閘極；電晶體614及616，其等分別將Vrefdc耦合至電容器618及620；電晶體622；前置放大器624；及反饋電容器626及628。可將取樣電晶體602及604之背 閘極分別耦合至電壓源632及634。
MDAC 600可取樣輸入信號Ain且產生發送至管線式ADC 400中之下一級之一殘餘電壓Vo。MDAC 600可取樣輸入信號Ain且比較該輸入信號Ain與經由電容器618及620供應之一參考電壓Vrefdc。若取樣之輸入信號低於參考電壓Vrefdc，則該取樣之輸入信號在藉由前置放大器624放大之後可輸出為殘餘電壓Vo。然而，若取樣之輸入信號高於Vrefdc，則參考電壓Vrefdc可在輸出為殘餘電壓Vo之前自該取樣之輸入信號減去且藉由前置放大器624放大。藉由MDAC產生之殘餘係傳播至管線式ADC 400之下一級。
如圖6中所展示，MDAC 600可包含切換式電容器電路，該切換式電容器電路包含取樣電晶體602及取樣電容器606或取樣電晶體604及取樣電容器608。可將取樣電晶體602及604之背閘極分別耦合至電壓源632及634以降低汲極與背閘極之間之寄生電容及源極與背閘極之間之寄生電容。電壓源632及634可經組態以供應低於接地之一值至取樣電晶體632及634之背閘極。如上文所論述，可將自舉電路610及612分別耦合於接收輸入信號之節點與取樣電晶體602及604之閘極之間以最小化取樣電晶體602及604之「接通」電阻之非線性性質。
圖7係可應用於根據本發明之一例示性實施例之一電路之一例示性子ADC 700之一方塊圖。子ADC 700可包含接收輸入信號之一平行ADC區塊702及邏輯704。平行ADC區塊702可係一快閃ADC或其他類型之ADC。可將來自邏輯704之輸出提供至一數位轉類比轉換器(DAC)706。
平行ADC區塊702可接收輸入信號且使用比較器708比較類比輸入信號與一系列參考電壓。圖8係可應用於根據本發明之一例示性實施例之一電路之一子ADC 800之一例示性電路之一圖。圖8中之電路可對應於ADC區塊702中以一或多個參考值取樣輸入信號之一或多個 電路。
子ADC 800之例示性電路可包含：取樣電晶體802及804；電壓源806及808，其等將一負電壓分別提供至取樣電晶體802及804之背閘極；反饋電容器810及812；開關814及816，其等控制參考電壓Vref之供應；電晶體818；及比較器820。子ADC 800可包含分別耦合電晶體802及804之源極及閘極之自舉電路822及824。
如圖8中所展示，子ADC 800可包含電壓源806及808，該等電壓源806及808耦合至取樣電晶體802及804之背閘極以降低汲極與背閘極之間之寄生電容及源極與背閘極之間之寄生電容。電壓源806及808可供應低於接地之一值至取樣電晶體802及804之背閘極。
如上文所論述，可視情況將自舉電路822及824耦合於接收輸入信號之節點與取樣電晶體802及804之閘極之間。自舉電路822及824可分別經包含以最小化取樣電晶體802及804之「接通」電阻之非線性性質。
提供一電壓至一電晶體之背閘極之例示性實施例可應用於具有經由該電晶體耦合之一時變電壓之任一電路。可將該電晶體耦合至一電容器、一放大器輸入、一類比多工器或自該電晶體接收一輸出之其他裝置。
已參考NMOS電晶體描述該等例示性實施例。然而，亦可將該等實施例理解為適用於使用PMOS電晶體之切換式電容器電路中之實施例。例如，代替將具有低於接地之一值之一背閘極電壓施加至NMOS電晶體之背閘極，可將超出積體電路內使用之一高參考電位之一背閘極電壓施加至PMOS電晶體之背閘極。此外，可根據該等例示性實施例使用PMOS及NMOS電晶體之一組合。
本文中具體圖解說明及/或描述本發明之若干實施例。然而，應瞭解，在不脫離本發明之精神及預期範疇之情況下，本發明之修改及 變動係藉由上文教示涵蓋且在隨附申請專利範圍之範圍內。
200‧‧‧電路
210‧‧‧自舉電路
N1‧‧‧NMOS電晶體/電晶體
S‧‧‧源極/源極區域
D‧‧‧汲極/汲極區域
G‧‧‧閘極
B‧‧‧背閘極
DW‧‧‧深井
VIN‧‧‧輸入電壓/輸入信號
VOUT‧‧‧輸出電壓
CDB‧‧‧虛擬電容器/寄生電容
CSB‧‧‧虛擬電容器/寄生電容
VBG‧‧‧背閘極偏壓電壓/偏壓電壓/背閘極電壓
VDD‧‧‧上供應電壓
RSD‧‧‧虛擬非線性電阻

Claims (21)

  1. 一種電晶體，其包括：一井，其由一第一類型之摻雜材料之半導體材料製成，該井耦合至一背閘極終端，源極及汲極終端，其等各自耦合至與該第一類型互補之一第二類型之摻雜材料之各自區域，該等區域各自設置於該井內，及一閘極終端，其設置於半導體基板上方延伸於該源極區域與該汲極區域之間之一區域中，其中該背閘極終端耦合至一參考電壓源，該參考電壓源具有超出待藉由該電晶體自該源極終端攜載至該汲極終端之一信號之一電壓限制之一電壓。
  2. 如請求項1之電晶體，其中：該第一類型之摻雜材料係P型材料，該第二類型之摻雜材料係N型材料，待攜載之該信號係在一低參考電壓與一高參考電壓之間變化，及該參考電壓源具有小於該低參考電壓之一電位。
  3. 如請求項2之電晶體，其中該低參考電壓係接地。
  4. 如請求項1之電晶體，其中：該第一類型之摻雜材料係N型材料，該第二類型之摻雜材料係P型材料，待攜載之該信號係在一低參考電壓與一高參考電壓之間變化，及該參考電壓源具有大於該高參考電壓之一電位。
  5. 如請求項4之電晶體，其中該高參考電壓係VCC。
  6. 一種電路，其包括：一MOSFET電晶體，其包括一源極終端、一汲極終端、一閘極終端及一背閘極終端，一信號源，其耦合至該源極終端以產生在一高與低電壓限制之間變化之一輸入信號，一參考電壓源，其耦合至該背閘極終端，該參考電壓源具有超出該信號源之該等電壓限制之一者之一電壓。
  7. 如請求項6之電路，其中：該MOSFET電晶體係一NMOS電晶體，及該參考電壓源具有低於該信號源之該低電壓限制之一電壓。
  8. 如請求項6之電路，其中：該MOSFET電晶體係一PMOS電晶體，及該參考電壓源具有低於該信號源之該高電壓限制之一電壓。
  9. 如請求項6之電路，其進一步包括：一閘極控制器，其耦合至該MOSFET電晶體之一閘極，該閘極控制器選擇性地接通及關斷該MOSFET電晶體。
  10. 一種用於取樣一類比輸入信號之電路，其包括：一電晶體，其設置於耦合至接地之一基板上，一源極及一汲極佈置於該電晶體之一背閘極中，該類比輸入信號供應至該電晶體之該源極及該汲極之一者，且該背閘極接收具有低於接地之一值之一背閘極電壓；及一取樣電容器，其耦合至該電晶體之該源極及該汲極之一者。
  11. 如請求項10之用於取樣該類比輸入信號之電路，其進一步包括： 一自舉電路，其耦合於該電晶體之該源極與一閘極之間以降低形成於該電晶體之該汲極與該源極之間之接通電阻之非線性性質。
  12. 如請求項10之用於取樣該類比輸入信號之電路，其中在電路操作期間持續提供該背閘極電壓。
  13. 如請求項10之用於取樣該類比輸入信號之電路，其中在該電晶體接通時提供該背閘極電壓。
  14. 如請求項10之用於取樣該類比輸入信號之電路，其中將65nm或更小科技用於該電晶體。
  15. 一種用於取樣一類比輸入信號之電路，其包括：一電晶體，其佈置於耦合至接地之一基板上，一源極及一汲極佈置於該電晶體之一背閘極中，該類比輸入供應至該電晶體之該源極及該汲極之一者，且該背閘極接收具有高於該輸入信號之一高電壓限制之一值之一背閘極電壓；及一取樣電容器，其耦合至該電晶體之該源極及該汲極之一者。
  16. 如請求項15之用於取樣該類比輸入信號之電路，其進一步包括：一自舉電路，其耦合於該電晶體之該源極與一閘極之間以降低形成於該電晶體之該汲極與該源極之間之接通電阻之非線性性質。
  17. 如請求項15之用於取樣該類比輸入信號之電路，其中在電路操作期間持續提供該背閘極電壓。
  18. 如請求項15之用於取樣該類比輸入信號之電路，其中在該電晶體接通時提供該背閘極電壓。
  19. 如請求項15之用於取樣該類比輸入信號之電路，其中將65nm或 更小科技用於該電晶體。
  20. 一種用於比較一類比輸入信號與一參考電壓之電路，其包括一電晶體，其在一源極及一汲極之一者處接收一輸入信號；一電容器，其耦合至該電晶體；一比較器，其耦合至該電容器，該比較器比較該電容器處之電壓與該參考電壓；及一背閘極電壓源，其耦合至該電晶體之一背閘極，該背閘極電壓源提供具有低於接地之一值之一背閘極電壓。
  21. 如請求項20之電路，其進一步包括一自舉電路，該自舉電路耦合於該電晶體之該源極與一閘極之間以降低形成於該電晶體之該汲極與該源極之間之接通電阻之非線性性質。
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