KR100757431B1 - 샘플링 스위치의 온-저항을 최소화하는 방법 및 아날로그스위치 회로 - Google Patents

샘플링 스위치의 온-저항을 최소화하는 방법 및 아날로그스위치 회로 Download PDF

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Abstract

본 발명은 아날로그 입력 신호를 샘플링하는 샘플링 스위치들에 적용된 아날로그 스위치 회로의 면적을 감소시키면서 상기 샘플링 스위치의 온-저항을 최소화함으로써 샘플링 하는 신호의 SNDR을 최적화할 수 있는 아날로그 스위치 회로 및 그 방법에 관한 것이다. 이를 위하여 본 발명의 실시예에 따른 샘플링 스위치의 온-저항을 최소화하는 방법은 샘플링 시간에 전원 전압의 적어도 2배의 전압을 상기 샘플링 스위치에 에 인가하는 단계로 이루어진다.

Description

샘플링 스위치의 온-저항을 최소화하는 방법 및 아날로그 스위치 회로{ANALOG SWITCH CIRCUIT AND METHOD FOR MINIMIZING ON-RESISTANCE OF A SAMPLING SWITCH}
도1은 종래 기술에 따른 부트스트래핑 회로가 적용된 표본 유지 증폭기의 구성도이다.
도2는 본 발명의 실시예에 따른 아날로그 스위치 회로의 구성을 나타낸 구성도이다.
***도면의 주요부분에 대한 부호의 설명***
M1~M6: MOS 트랜지스터 C1, C2: 캐패시터
본 발명은 아날로그 스위치 회로에 관한 것으로서, 특히 샘플링 스위치(Sampling Switch)의 온-저항을 최소화하는 방법 및 아날로그 스위치 회로에 관한 것이다.
일반적으로, 집적 회로(very large scale integrated circuit, VLSI) 공정 기술과 디지털 신호 처리 기술의 발전으로 인하여 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기(Analog-to-Digital Converter, ADC)의 요구가 점차 증가되고 있다.
아날로그 디지털 변환기의 성능에 주요 인자로 작용하는 부분은 표본 유지 증폭기(Sample and Hold Amplifier, SHA)이며, 그 표본 유지 증폭기 내에서도 아날로그 입력 신호의 SNDR(signal to noise and distortion ratio)을 결정하는 주요 요소가 샘플링 스위치이다. 이때, 샘플링 스위치의 크기가 클 수록 샘플링 스위치의 온-저항 값이 작아지지만 동시에, 기생 정전용량(Parasitic Capacitance)값이 증가함으로 인해 샘플링 스위치가 턴-온될 때 SNDR을 감소시키게 된다. 따라서, 온-저항을 줄이기 위해서는 샘플링 스위치가 클수록 좋지만, 기생 정전용량에 의한 SNDR의 감소를 줄이려면 샘플링 스위치가 작을 수록 좋기 때문에 이 두 요소들을 적절히 최적화(Trade-off) 해야 한다.
이하에서는, 부트스트래핑(bootstrapping) 회로가 적용된 표본 유지 증폭기(Sample and Hold Amplifier, SHA)의 구성을 도1을 참조하여 설명한다.
도1은 종래 기술에 따른 부트스트래핑 회로가 적용된 표본 유지 증폭기의 구성도이다.
도1에 도시한 바와 같이, 부트스트래핑 회로의 출력 신호는 아날로그 입력 신호를 샘플링하는 표본 유지 증폭기의 샘플링 스위치들(MN1, MN2)의 게이트(GT, GC)에 인가된다.
상기 부트스트래핑 회로는 아날로그 입력 스윙에 따라 샘플링 스위치들(MN1, MN2)의 Vgs를 전원 전압으로 일정하게 유지시키는 회로이다. 즉, 상기 표본 유지 증폭기의 샘플링 스위치들(MN1, MN2)은 상기 부트스트래핑 회로를 통해 샘플링 스위치(MN1, MN2)의 온-저항 값을 일정하게 유지시켜 아날로그 입력 신호를 샘플링한다. 그러나, 상기 부트스트래핑 회로는 정전용량이 큰 다수의 캐패시터들(도시하지 않음) 및 다수의 MOS 트랜지스터들(도시하지 않음)를 사용하기 때문에 상기 부트스트래핑 회로의 크기가 커지는 문제점이 있었다.
따라서, 본 발명의 목적은, 아날로그 입력 신호를 샘플링하는 샘플링 스위치의 온-저항을 최소화함으로써 샘플링 하는 아날로그 신호의 SNDR을 최적화할 수 있는 아날로그 스위치 회로 및 그 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 샘플링 스위치의 온-저항을 최소화하는 방법은, 아날로그 입력 신호를 샘플링하는 샘플링 스위치의 온-저항을 감소시키는 방법에 있어서, 상기 방법은 샘플링 시간에 전원 전압의 적어도 2배의 전압을 상기 샘플링 스위치에 인가하는 단계로 이루어진다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 샘플링 스위치의 온-저항을 최소화하는 방법은, 아날로그 디지털 변환기 내의 표본 유지 증폭기 내에서 아날로그 입력 신호를 샘플링하는 샘플링 스위치의 온-저항을 감소시키는 방법에 있어서, 상기 방법은 샘플링 시간에 전원 전압의 적어도 2배의 전압을 상기 샘플링 스위치에 인가하는 단계로 이루어진다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 샘플링 스위치의 온-저 항을 최소화하는 아날로그 스위치 회로는, 아날로그 디지털 변환기 내의 표본 유지 증폭기 내에서 아날로그 입력 신호를 샘플링하는 샘플링 스위치에 적용된 아날로그 스위치 회로에 있어서, 상기 아날로그 스위치 회로는 샘플링 시간에 전원 전압의 적어도 2배의 전압을 상기 표본 유지 증폭기에 인가하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 샘플링 스위치의 온-저항을 최소화하는 아날로그 스위치 회로는, 전원 전압 라인에 연결된 드레인을 갖는 제1 NMOS 트랜지스터와; 상기 제1 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제2 NMOS 트랜지스터와; 상기 제2 NMOS 트랜지스터의 소스에 연결된 소스를 갖는 제1 PMOS 트랜지스터와; 상기 제1 NMOS 트랜지스터의 소스와, 상기 제2 NMOS 트랜지스터의 게이트에 연결된 제1 커패시터와; 상기 제1 NMOS 트랜지스터의 게이트와, 상기 제2 NMOS 트랜지스터의 소스에 연결된 제2 커패시터와; 상기 제1 PMOS 트랜지스터의 드레인에 연결된 제3 NMOS 트랜지스터와; 상기 제3 NMOS 트랜지스터의 소스에 연결된 드레인을 갖는 제4 NMOS 트랜지스터와; 상기 전원 전압 라인과 상기 제3 NMOS 트랜지스터의 게이트에 연결된 소스를 가지고, 상기 제3 NMOS 트랜지스터의 소스와 상기 제4 NMOS 트랜지스터의 드레인에 연결된 드레인을 가지고, 상기 제4 NMOS 트랜지스터의 게이트에 연결된 게이트를 갖는 제2 PMOS 트랜지스터로 구성된다.
이하에서는, 전원 전압(VDD)의 2배의 전원 전압(2VDD)을 샘플링 시간에 샘플링 스위치에 인가하여 상기 샘플링 스위치에 연결된 아날로그 스위치 회로의 크기를 최소화하는 동시에 상기 샘플링 스위치의 온-저항 값을 감소시킴으로써, SNDR(signal to noise and distortion ratio)을 최적화 하는 방법 및 아날로그 스위치 회로의 바람직한 실시예를 도2를 참조하여 상세히 설명한다. 본 발명의 아날로그 스위치 회로를 아날로그 입력 신호를 샘플링 하는 표본 유지 증폭기의 샘플링 스위치에 적용하면 그 표본 유지 증폭기의 특성을 향상시킬 수 있다.
도2는 본 발명의 실시예에 따른 아날로그 스위치 회로의 구성을 나타낸 구성도이다. 상기 본 발명의 실시 예에 따른 아날로그 스위치 회로는 아날로그 디지털 변환기 내의 표본 유지 증폭기의 샘플링 스위치뿐만 아니라 아날로그 입력 신호를 샘플링하는 다양한 샘플링 스위치에 적용될 수도 있다. 즉, 본 발명의 실시예에 따른 아날로그 스위치 회로는 다양한 샘플링 스위치의 온-저항을 감소시킴으로써 SNDR을 최적화한다.
이하에서는, 표본 유지 증폭기의 샘플링 스위치에 연결된 아날로그 스위치 회로를 실시예로서 설명한다.
도2에 도시한 바와 같이, 본 발명의 실시예에 따른 아날로그 스위치 회로는, 전원 전압(VDD) 라인에 연결된 드레인을 갖는 제1 NMOS 트랜지스터(M1)와; 상기 제1 NMOS 트랜지스터(M1)의 드레인에 연결된 드레인을 갖는 제2 NMOS 트랜지스터(M2)와; 상기 제2 NMOS 트랜지스터(M2)의 소스에 연결된 소스를 갖는 제1 PMOS 트랜지스터(M3)와; 상기 제1 NMOS 트랜지스터(M1)의 소스와, 상기 제2 NMOS 트랜지스터(M2)의 게이트에 연결된 제1 커패시터(C1)와; 상기 제1 NMOS 트랜지스터(M1)의 게이트와, 상기 제2 NMOS 트랜지스터(M2)의 소스에 연결된 제2 커패시터(C2)와; 상기 제1 PMOS 트랜지스터(M3)의 드레인에 연결된 제3 NMOS 트랜지스터(M4)와; 상기 제3 NMOS 트랜지스터(M4)의 소스에 연결된 드레인을 갖는 제4 NMOS 트랜지스터(M5)와; 상기 전원 전압 라인과 상기 제3 NMOS 트랜지스터(M4)의 게이트에 연결된 소스를 가지고, 상기 제3 NMOS 트랜지스터(M4)의 소스와 상기 제4 NMOS 트랜지스터(M5)의 드레인에 연결된 드레인을 가지고, 상기 제4 NMOS 트랜지스터(M5)의 게이트에 연결된 게이트를 갖는 제2 PMOS 트랜지스터(M6)로 구성된다.
여기서, 상기 제3 NMOS 트랜지스터(M4)의 드레인은 샘플링 스위치의 게이트(도1의 GT, GC)에 연결되며, 상기 제1 PMOS 트랜지스터(M3)의 드레인과 상기 제3 NMOS 트랜지스터(M4)의 드레인에 걸리는 2VDD 전압은 샘플링 시간 동안에 표본 유지 증폭기(Sample and Hold Amplifier)의 샘플링 스위치(MN1, MN2)의 게이트들(GT, GC)에 인가된다.
이하에서는, 본 발명의 실시예에 따른 아날로그 스위치 회로의 구성을 도2를 참조하여 상세히 설명한다.
먼저, 상기 제1 NMOS 트랜지스터(M1)의 드레인은 전원 전압(VDD) 라인 및 상기 제2 NMOS 트랜지스터(M2)의 드레인에 연결된다. 상기 제1 NMOS 트랜지스터(M1)의 소스는 상기 제1 커패시터(C1)의 톱 노드(top node)(출력단) 및 상기 제2 NMOS 트랜지스터(M2)의 게이트에 연결된다. 여기서, 상기 제1 커패시터(C1)의 하부 노드(bottom node)(입력측)에 클럭 신호(
Figure 112006014963777-pat00001
)가 인가된다.
상기 제2 NMOS 트랜지스터(M2)의 드레인은 상기 제1 NMOS 트랜지스터(M1)의 드레인 및 상기 전원 전압 라인(VDD)에 연결된다. 상기 제2 NMOS 트랜지스터(M2)의 게이트는 상기 제1 커패시터(C1)에 연결된다. 상기 제2 NMOS 트랜지스터(M2)의 소스는 상기 제2 커패시터(C2)의 톱 노드와, 상기 제1 NMOS 트랜지스터(M1)의 게이트와, 상기 제1 PMOS 트랜지스터(M3)의 소스에 연결된다. 여기서, 상기 제2 커패시터(C2)의 입력 측에 클럭 신호(Q2)가 인가된다.
상기 제1 PMOS 트랜지스터(M3)의 드레인은 상기 제3 NMOS 트랜지스터(M4)의 드레인 및 샘플링 스위치의 게이트(GT, GC)에 연결된다. 여기서, 상기 제1 PMOS 트랜지스터(M3)의 게이트에 클럭 신호(
Figure 112006014963777-pat00002
)가 인가된다. 상기 클럭 신호(
Figure 112006014963777-pat00003
)는 상기 클럭 신호(Q2)의 반전 신호이다.
상기 제3 NMOS 트랜지스터(M4)의 게이트는 상기 전원 전압(VDD) 라인과, 제2 PMOS 트랜지스터(M6)의 소스에 연결된다. 상기 제3 NMOS 트랜지스터(M4)의 소스는 상기 제2 PMOS 트랜지스터(M6)의 드레인 및 상기 제4 NMOS 트랜지스터(M5)의 드레인에 연결된다.
상기 제2 PMOS 트랜지스터(M6)의 드레인은 상기 제3 NMOS 트랜지스터(M4)의 소스와, 상기 제4 NMOS 트랜지스터(M5)의 드레인에 연결된다. 상기 제2 PMOS 트랜지스터(M6)의 게이트는 상기 제4 NMOS 트랜지스터(M5)의 게이트에 연결된다. 여기서, 상기 제2 PMOS 트랜지스터(M6)의 게이트 및 상기 제4 NMOS 트랜지스터(M5)의 게이트에는 클럭 신호(
Figure 112006014963777-pat00004
)가 인가된다. 상기 클럭 신호(
Figure 112006014963777-pat00005
)는 상기 클럭 신호(
Figure 112006014963777-pat00006
)보다 먼저 하이(High)에서 로우(Low)로 변화되는 신호로써, 제2 PMOS 트랜지스터(M6)가 제1 PMOS 트랜지스터(M3) 보다 먼저 턴-온 되게 하기 위한 신호이다.
상기 제4 NMOS 트랜지스터(M5)의 소스는 접지 라인(Vss)에 연결된다.
따라서, 본 발명의 실시예에 따른 아날로그 스위치 회로는 샘플링 시간 동안에 전원 전압(VDD)의 2배의 전압(2VDD)을 샘플링 스위치(MN1, MN2)의 게이트들(GT, GC))에 인가함으로써, 그 샘플링 스위치(MN1, MN2)의 Vgs 값을 증가시킨다. 즉, 본 발명의 실시예에 따른 아날로그 스위치 회로는, 소수의 커패시터들(C1, C2) 및 소수의 MOS 트랜지스터들(M1~M6)를 사용하기 때문에 기존의 부트스트래핑 회로의 면적보다 작은 면적을 가진다. 또한, 샘플링 스위치(MN1, MN2)의 온-저항 값은 샘플링 스위치(MN1, MN2)의 Vgs의 역수에 비례하므로, 그 Vgs가 크면 온-저항 값은 작아진다. 이때, 작은 샘플링 스위치(MN1, MN2)를 사용하면서 그 샘플링 스위치(MN1, MN2)의 게이트와 소스 사이에 걸리는 전압을 증가시키면 아날로그 입력 신호를 샘플링 할 때, 최적의 성능을 구현할 수 있게 된다.
이하에서는, 본 발명의 실시예에 따른 아날로그 스위치 회로의 동작을 상세히 설명한다.
먼저, 비중첩(Non-Overlapping) 클럭 신호(Q2,
Figure 112006014963777-pat00007
)을 반복적으로 상기 아날로그 스위치 회로에 인가한다. 이때, 상기 제1 NMOS 트랜지스터(M1)와 제2 NMOS 트랜지스터(M2)는 교번적으로 턴-온된다.
상기 제1 NMOS 트랜지스터(M1)와 제2 NMOS 트랜지스터(M2)는 교번적으로 턴-온됨으로써 상기 제1 커패시터(C1) 및 상기 제2 커패시터(C2)에 전원 전압(VDD)의 값에 해당하는 전하량이 번갈아 저장된다. 여기서, 제1 및 제2 커패시터들(C1, C2) 에 저장된 전하들은 유지되며, 다음 클럭 신호가 입력될 때 각 캐패시터(C1, C2)의 입력 측(bottom node)에는 전원 전압(VDD)이 걸리고, 출력 측(top node)에는 2배의 전원 전압(VDD)이 걸린다.
상기 제1 커패시터(C1)와 제2 커패시터(C2)의 출력 측에는 교번적으로 전원 전압(VDD)과 2배의 전원 전압(2VDD)이 걸리며, 제2 커패시터(C2)의 출력 측에 2배의 전원 전압(2VDD)이 걸릴 때 제1 PMOS 트랜지스터(M3)가 턴-온되면서 표본 유지 증폭기의 샘플링 스위치(MN1, MN2)의 게이트에 2배의 전원 전압(2VDD)이 인가된다.
한편, 클럭 신호(
Figure 112006014963777-pat00008
)가 하이(High)일 때 상기 클럭 신호(
Figure 112006014963777-pat00009
)는 하이(High)가 되고, 이때, 상기 제1 PMOS 트랜지스터(M3)와 제2 PMOS 트랜지스터(M6)는 턴-오프 되며, 제3 NMOS 트랜지스터(M4) 및 제4 NMOS 트랜지스터(M5)가 턴-온된다. 즉, 상기 제3 NMOS 트랜지스터(M4) 및 제4 NMOS 트랜지스터(M5)가 턴-온되면, 상기 제4 NMOS 트랜지스터(M5)의 드레인은 접지(VSS)되고, 제3 NMOS 트랜지스터(M4)의 드레인 및 제1 PMOS 트랜지스터의 드레인이 접지됨으로 표본 유지 증폭기의 샘플링 스위치(MN1, MN2)는 턴-오프된다.
따라서, 본 발명의 실시예에 따른 아날로그 스위치 회로를 통해 다양한 샘플링 스위치의 온-저항 값을 줄일 수 있다. 예를 들면, TSMC 0.13um CMOS 공정을 사용한 실제 설계 결과를 토대로 아날로그 스위치 회로의 성능을 설명하자면, 전원 전압(VDD)이 1.2V, 아날로그 입력 신호의 스윙을 제외한 DC 레벨이 0.6V인 경우, 종래의 비 중첩 클럭 신호(Non-Overlapping clock signal- 0V와 1.2V를 토글링함) 를 표본 유지 증폭기의 샘플링 스위치(MN1, MN2)에 인가할 때 표본 유지 증폭기의 샘플링 스위치(MN1, MN2)의 Vgs는 0.6 V이며, 종래의 부트스트래핑(Bootstrapping) 회로를 사용할 때 표본 유지 증폭기의 샘플링 스위치(MN1, MN2)의 Vgs는 1.2 V이며, 본 발명의 아날로그 스위치 회로를 사용할 때 표본 유지 증폭기의 샘플링 스위치(MN1, MN2)의 Vgs는 1.8 V이다.
따라서, 온-저항(On-Resistance)의 값은 Vgs의 역수에 비례하므로, 종래의 비중첩 클럭 신호(Non-Overlapping clock signal)를 그대로 샘플링 스위치에 인가할 때 샘플링 스위치의 온-저항(On-Resistance)(Ron) 값이 100옴(Ohm)이라 한다면, 종래의 부트스트래핑(Bootstrapping) 회로를 사용할 때 샘플링 스위치의 온-저항 값은 50옴이고, 본 발명의 아날로그 스위치를 사용할 때 샘플링 스위치의 온-저항 값은 30옴이 된다. 즉, 본 발명의 아날로그 스위치 회로를 사용하게 되면, 비중첩 클럭 신호를 그대로 사용하는 회로보다는 면적이 다소 늘어나지만, 샘플링 스위치의 성능은 월등이 향상되며, 본 발명의 아날로그 스위치 회로를 부트스트래핑 회로와 비교했을 때 본 발명의 아날로그 스위치 회로는 부트스트래핑 회로의 면적보다 상대적으로 적은 면적으로 샘플링 스위치를 구동시킬 수 있다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석 되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명의 실시예에 따른 아날로그 스위치 회로는 샘플링 스위치의 Vgs 값을 증가시킴으로써, 아날로그 스위치 회로의 크기를 증가 시키지 않고서도 샘플링 스위치의 온-저항 값을 감소시킬 수 있는 효과가 있다. 예를 들면, 본 발명의 실시예에 따른 아날로그 스위치 회로는, 기존의 부트스트래핑 회로보다 1/3 수준의 면적을 사용하면서 샘플링 스위치의 온-저항 값은 부트스프래핑 회로를 사용했을 때 보다 60%로 줄일 수 있고, 부트스트래핑 회로를 사용하지 않고 기존 클럭 신호를 그대로 사용했을 때 보다는 30%로 줄일 수 있다. 즉, 동일한 MOS 트랜지스터의 크기(size)를 사용하면서, 샘플링 스위치의 온-저항 값을 최대 30%로 줄일 수 있으므로, 아날로그 입력 신호의 SNDR을 최적화 하여 샘플링 할 수 있다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 아날로그 디지털 변환기 내의 표본 유지 증폭기 내에서 아날로그 입력 신호를 샘플링하는 샘플링 스위치에 적용된 아날로그 스위치 회로에 있어서, 상기 아날로그 스위치 회로는,
    샘플링 시간에 전원 전압의 적어도 2배의 전압을 상기 샘플링 스위치의 게이트에 인가하는 것을 특징으로 하는 아날로그 스위치 회로.
  4. 삭제
  5. 전원 전압 라인에 연결된 드레인을 갖는 제1 NMOS 트랜지스터와;
    상기 제1 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제2 NMOS 트랜지스터와;
    상기 제2 NMOS 트랜지스터의 소스에 연결된 소스를 갖는 제1 PMOS 트랜지스터와;
    상기 제1 NMOS 트랜지스터의 소스와, 상기 제2 NMOS 트랜지스터의 게이트에 연결된 제1 커패시터와;
    상기 제1 NMOS 트랜지스터의 게이트와, 상기 제2 NMOS 트랜지스터의 소스에 연결된 제2 커패시터와;
    상기 제1 PMOS 트랜지스터의 드레인에 연결된 제3 NMOS 트랜지스터와;
    상기 제3 NMOS 트랜지스터의 소스에 연결된 드레인을 갖는 제4 NMOS 트랜지스터와;
    상기 전원 전압 라인과 상기 제3 NMOS 트랜지스터의 게이트에 연결된 소스를 가지고, 상기 제3 NMOS 트랜지스터의 소스와 상기 제4 NMOS 트랜지스터의 드레인에 연결된 드레인을 가지고, 상기 제4 NMOS 트랜지스터의 게이트에 연결된 게이트를 갖는 제2 PMOS 트랜지스터을 포함하는 것을 특징으로 하는 아날로그 스위치 회로.
  6. 제5항에 있어서, 상기 제3 NMOS 트랜지스터의 드레인은,
    샘플링 스위치의 게이트에 연결되는 것을 특징으로 하는 아날로그 스위치 회로.
  7. 제5항에 있어서, 상기 아날로그 스위치 회로는,
    아날로그 입력 신호를 샘플링하는 샘플링 스위치에 적용되는 것을 특징으로 하는 아날로그 스위치 회로.
  8. 제7항에 있어서, 상기 샘플링 스위치는,
    표본 유지 증폭기에 적용되는 것을 특징으로 하는 아날로그 스위치 회로.
  9. 제8항에 있어서, 상기 표본 유지 증폭기는,
    아날로그 디지털 변환기에 적용되는 것을 특징으로 하는 아날로그 스위치 회로.
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KR890005754A (ko) * 1987-09-16 1989-05-16 이반 밀러 레르너 샘플화된 아날로그 전류 축전용 회로장치
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