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Die
vorliegende Erfindung betrifft einen integrierten Schaltkreis, einen
Differenzverstärker und einen CMOS-Verstärker.
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Im
Vergleich zu bipolaren oder GaAs-Halbleiterschaltungen können
Hochfrequenz(HF)-CMOS-Schaltungen ein hohes 1/f-Rauschen (d. h.
ein Niederfrequenzrauschen) aufweisen, das im Gegensatz zu thermischem
Rauschen in dem Frequenzbereich dominant ist. Ebenso kann ein Downscaling
von CMOS-Schaltungen die 1/f-Rauschcharakteristiken von CMOS-Schaltungen weiter
verschlechtern. Das Downscaling von CMOS-Schaltungen verringert
eine Versorgungsspannung und ist in Hinblick auf die Leistungsverstärkung
vorteilhaft. Jedoch führt die Beeinträchtigung der
1/f-Rauschcharakteristiken von CMOS-Schaltungen zu einer weiteren
Verschlechterung des Signal-Rausch-Verhältnisses (SNR)
bei CMOS-Kommunikationshalbleiterschaltungen. Deshalb kann ein Kommunikationshalbleiterbauteil,
das eine CMOS-Schaltung einsetzt, eine verminderte Empfindlichkeit
aufweisen, was damit die Empfangs(RX)-Empfindlichkeit des Kommunikationshalbleiterbauteils
verschlechtert. Wenn ein CMOS-Direktmischempfänger in einem
Schmalbandkommunikationssystem implementiert ist, wie dem Global
System for Mobile Communications (GSM), kann das 1/f-Rauschen die
Haupt quelle für Rauschen von einigen hundert kHz bis zu
einigen zehn MHz werden.
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Der
Erfindung liegt die technische Aufgabe zugrunde, einen integrierten
Schaltkreis, einen Differenzverstärker und einen CMOS-Verstärker
zur Verfügung zu stellen, die 1/f-Rauschen verringern.
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Die
Erfindung löst diese Aufgabe durch einen integrierten Schaltkreis
mit den Merkmalen des Anspruchs 1, einen Differenzverstärker
mit den Merkmalen des Anspruchs 8 und einen CMOS-Verstärker mit
den Merkmalen des Anspruchs 15 oder 22.
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Vorteilhafte
Ausführungsformen der Erfindung sind in den Unteransprüchen
angegeben, deren Wortlaut hiermit durch Bezugnahme zum Inhalt der
Beschreibung gemacht wird, um unnötige Textwiederholungen
zu vermeiden.
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Integrierte
Schaltkreise gemäß einiger Ausführungsformen
der vorliegenden Erfindung umfassen ein Paar von Feldeffekttransistoren
mit gemeinsamen Sourceanschlüssen, gemeinsamen Drainanschlüssen
und gemeinsamen Gateanschlüssen, die vorliegend als elektrisch
parallel geschaltet behandelt werden können. Es ist weiter
eine Umschaltschaltung vorgesehen. Die Umschaltschaltung ist dazu
ausgebildet, einen Bodyanschluss eines ersten Feldeffekttransistors
des Paares von Feldeffekttransistoren mit einer alternierenden Sequenz
einer ersten und einer von der ersten verschiedenen, zweiten Bodyspannung
zu treiben. Diese alternierende Sequenz ist mit einem ersten Taktsignal
synchronisiert. Die Umschaltschaltung ist weiter dazu ausgebildet, einen
Bodyanschluss eines zweiten Feldeffekttransistors des Paares von
Feldeffekttransistoren mit einer alternierenden Sequenz einer dritten
und einer von der dritten verschiedenen, vierten Bodyspannung zu
treiben, die mit einem zweiten Taktsignal synchronisiert ist. Die
erste und dritte Bodyspannung können gleiche Beträge
aufweisen und die zweite und die vierte Bodyspannung können
gleiche Beträge aufweisen. Außerdem können
das erste und zweite Taktsignal zueinander synchronisiert sein.
Das erste und zweite Taktsignal können ein Tastverhältnis von
50% aufweisen und können eine Phasenverschiebung von 180° zueinander
aufweisen.
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Weitere
Ausführungsformen der vorliegenden Erfindung beinhalten
einen Differenzverstärker mit einem ersten und einem zweiten
Paar von Feldeffekttransistoren und einer ersten und einer zweiten Umschaltschaltung.
Das erste Paar von Feldeffekttransistoren weist gemeinsame erste
Sourceanschlüsse, gemeinsame erste Drainanschlüsse
und gemeinsame erste Gateanschlüsse auf. Die gemeinsamen
ersten Gateanschlüsse sind elektrisch mit einem ersten
Eingang des Differenzverstärkers verbunden. Das gemeinsame
zweite Paar Feldeffekttransistoren weist gemeinsame zweite Sourceanschlüsse,
gemeinsame zweite Drainanschlüsse und gemeinsame zweite
Gateanschlüsse auf. Die gemeinsamen zweiten Gateanschlüsse
sind elektrisch mit einem zweiten Eingang des Differenzverstärkers verbunden.
Die erste Umschaltschaltung ist dazu ausgebildet, einen Bodyanschluss
eines ersten Feldeffekttransistors des ersten Paares von Feldeffekttransistoren
mit einer alternierenden Sequenz einer ersten und einer von der
ersten verschiedenen, zweiten Bodyspannung zu treiben, die mit einem
ersten Taktsignal synchronisiert ist. Diese erste Umschaltschaltung
kann auch so ausgebildet sein, dass sie einen Bodyanschluss eines
zweiten Feldeffekttransistors des ersten Paares von Feldeffekttransistoren
mit einer alternierenden Sequenz einer dritten und einer von der
dritten verschiedenen, vierten Bodyspannung treibt, die mit einem
zweiten Taktsignal synchronisiert ist. Entsprechend ist die zweite
Umschaltschaltung dazu ausgebildet, einen Bodyanschluss eines ersten
Feldeffekttransistors des zweiten Paares von Feldeffekttransistoren
mit einer alternierenden Sequenz der ersten und der von der ersten verschiedenen,
zweiten Bodyspannung zu treiben und kann ferner so ausgebildet sein,
dass sie einen Bodyanschluss eines zweiten Feldeffekttransistors
des zweiten Paares von Feldeffekttransistoren mit einer alternierenden
Sequenz der dritten und der von der dritten verschiedenen, vierten
Bodyspannung treibt.
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Der
Differenzverstärker kann gemäß Ausführungsformen
der vorliegenden Erfindung auch eine Ausgabeschaltung, die elektrisch
mit den gemeinsamen ersten Drainanschlüssen und den gemeinsamen
zweiten Drainanschlüssen gekoppelt ist, und eine Stromspiegelschaltung
umfassen, die elektrisch mit den gemeinsamen ersten Sourceanschlüssen und
den gemeinsamen zweiten Sourceanschlüssen gekoppelt ist.
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Vorteilhafte
Ausführungsformen der Erfindung, wie sie unten ausführlich
beschrieben werden, sind in den Zeichnungen dargestellt. Hierbei zeigt/zeigen:
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1 ein
Schaltbild eines CMOS-Verstärkers gemäß einer
beispielhaften Ausführungsform der vorliegenden Erfindung,
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2 ein
Zeitablaufsdiagramm von Wellenformen von Taktsignalen, die in 1 dargestellt sind,
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3 ein
Schaubild einer Beziehung zwischen einer Bodyvorspannung und einer
Schwellenspannung eines ersten Transistors und eines zweiten Transistors
von 1,
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4 ein
Schaltbild eines CMOS-Verstärkers gemäß einer
weiteren beispielhaften Ausführungsform der vorliegenden
Erfindung,
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5 ein
Diagramm eines Rauschpegels in Abhängigkeit von der Frequenz
des in 4 dargestellten CMOS-Verstärkers,
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6A und 6B Diagramme
eines Eingabesignals und ein Ausgabesignals des in 4 dargestellten
CMOS-Verstärkers und
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7 ein
Diagramm der Amplitude in Abhängigkeit von der Zeit des
in 4 dargestellten CMOS-Verstärkers.
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Ein
komplementärer Metalloxidhalbleiter(CMOS)-Verstärker
gemäß der vorliegenden Erfindung kann 1/f-Rauschen
(d. h. ein Niederfrequenzrauschen) unter Verwendung von zwei parallel
geschalteten Feldeffekttransistoren (FETs) verringern. Der CMOS-Verstärker
gemäß der vorliegenden Erfindung umfasst: einen
ersten Transistor mit einer ersten Source, einem ersten Gate, einer
ersten Drain und einem ersten Body, einen zweiten Transistor mit einer
zweiten Source, einem zweiten Gate, einer zweiten Drain und einem
zweiten Body, einen Sourceanschluss, der die erste Source und die
zweite Source miteinander verbindet, einen Drainanschluss, der die
erste Drain und die zweite Drain miteinander verbindet, einen Gateanschluss,
der das erste Gate und das zweite Gate miteinander verbindet, einen ersten
Schalter bzw. Umschalter, der eine erste Bodyspannung oder eine
zweite Bodyspannung gemäß einem ersten Takt mit
dem ersten Body verbindet, und einen zweiten Schalter bzw. Umschalter,
der die erste Bodyspannung oder die zweite Bodyspannung gemäß einem
zweiten Takt mit dem zweiten Body verbindet.
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Der
CMOS-Verstärker gemäß einer Ausführungsform
der vorliegenden Erfindung treibt einen ersten Transistor und einen
zweiten Transistor abwechselnd synchron zu einem ersten Takt und
einem zweiten Takt, wodurch Energieverbrauch und 1/f-Rauschen vermindert
werden. Ebenso wird der CMOS-Verstärker gemäß der
vorliegenden Erfindung bei kontinuierlicher Signalverarbeitung eingesetzt. 1 ist
ein Schaltbild eines CMOS-Verstärkers gemäß einer
beispielhaften Ausfüh rungsform der vorliegenden Erfindung. 2 ist
ein Zeitablaufdiagramm, das die Wellenformen von Taktsignalen darstellt,
die in 1 dargestellt sind. Mit Bezug zu 1 umfasst
ein CMOS-Verstärker 100 gemäß einer
beispielhaften Ausführungsform der vorliegenden Erfindung
einen ersten Transistor TR1, einen zweiten Transistor TR2, einen
ersten Schalter bzw. Umschalter SW1 und einen zweiten Schalter SW2.
Der erste Transistor TR1 beinhaltet eine erste Source, ein erstes
Gate, eine erste Drain und einen ersten Body, und der zweite Transistor
TR2 beinhaltet eine zweite Source, ein zweites Gate, eine zweite
Drain und einen zweiten Body. Ein Sourceanschluss S verbindet die
erste Source und die zweite Source miteinander, ein Drainanschluss
D verbindet die erste Drain und die zweite Drain miteinander und
ein Gateanschluss G verbindet das erste Gate und das zweite Gate
miteinander.
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Der
erste Schalter SW1 verbindet eine erste Bodyspannung B1 oder eine
zweite Bodyspannung B2 gemäß einem Spannungspegel
eines ersten Takts Q1 mit dem ersten Body und der zweite Schalter
SW2 verbindet die erste Bodyspannung B1 oder die zweite Bodyspannung
B2 gemäß dem Spannungspegel eines zweiten Takts
Q2 mit dem zweiten Body. Der erste Transistor TR1 und der zweite
Transistor TR2 sind physikalisch identisch. Der erste Transistor
TR1 und der zweite Transistor TR2 können unter Verwendung
von FETs implementiert sein. Ebenso können der erste Schalter
SW1 und der zweite Schalter SW2 unter Verwendung von kleinen MOS-Schaltern
implementiert sein.
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Mit
Bezug zu 2 ist während einer
Zeitspanne T1 der erste Takt Q1 in einem hohen Zustand und der zweite
Takt Q2 in einem niedrigen Zustand. Während einer Zeitspanne
T2 ist der erste Takt Q1 im niedrigen Zustand und der zweite Takt
Q2 im hohen Zustand. Das heißt, der erste Takt Q1 und der
zweite Takt Q2 weisen komplementäre Zustandswerte auf. Das
heißt, der erste Takt Q1 und der zweite Takt Q2 sind Takte,
die im gesamten Spannungsbereich von einer Vorsorgungsspannung (VDD) bis
zu einer Massespannung (VSS) umschalten, die ein Tastverhältnis
von 50% und entgegengesetzte Phasen aufweisen.
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3 ist
ein Schaubild, das die Beziehung zwischen einer Bodyvorspannung
V
SB und einer Schwellenspannung V
th des ersten Transistors TR1 und des zweiten
Transistors TR2 zeigt, die in
1 dargestellt
sind. Gleichung (1) zeigt eine Veränderung in der Schwellenspannung
V
th in Abhängigkeit von einer Veränderung
der Bodyvorspannung V
SB. Das heißt,
das Schaubild von
3 zeigt, dass die Schwellenspannung
V
th sich mit einer Veränderung der
Bodyvorspannung V
SB gemäß Gleichung
(1) verändert.
wobei ΔV
th eine Variation in einer Schwellenspannung
bezeichnet, γ einen konstanten Wert gemäß einer
Dotierungskonzentration und der SiO
2-Dicke
eines Gateanschlusses bezeichnet, Φ
F das
Fermi-Niveau bezeichnet und V
SB die Vorspannung
eines Substrats eines Transistors bezeichnet. Diese Gleichung (1)
ist in einem Lehrbuch von
Y. J. Park mit dem Titel "VLSI
Device Theory", Kyohak Publishing Co., Ltd., S. 300 (1995) und
einem Lehrbuch von
B. Streetman, mit dem Titel "Solid State
Electronic Design 3rd Edition", Prentice-Hall, S. 321 offenbart.
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Mit
Bezug zu den 1 bis 3 beträgt
die Schwellenspannung des ersten Transistors TR1 und des zweiten
Transistors TR2 0,487 V, wenn die Bodyvorspannung VSB 0
V beträgt. Gemäß einer Ausführungsform
der vorliegenden Erfindung ist die erste Bodyspannung B1 auf –0,5
V gesetzt und die zweite Bodyspannung B2 ist auf 0,5 V gesetzt.
Wenn die erste Bodyspannung B1 mit dem Body des ersten Transistors
TR1 verbunden ist, beträgt die Schwellenspannung des ersten
Transistors TR1 0,57 V. Entsprechend beträgt die Schwellenspannung
des ersten Transistors TR1 0,345 V, wenn die zweite Bodyspannung
B2 mit dem Body des ersten Transistors TR1 verbunden ist. Der zweite
Transistor TR2 kann mit dem ersten Transistor TR1 physikalisch identisch sein.
Deshalb kann eine Veränderung der Schwellenspannung des
zweiten Transistors TR2 in Abhängigkeit von der ersten
und zweiten Bodyspannung zur Veränderung der Schwellenspannung
des ersten Transistors TR1 in Abhängigkeit von der ersten
und zweiten Bodyspannung identisch sein.
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Mit
Bezug zu den 1 bis 3 führt
der CMOS-Verstärker gemäß einer Ausführungsform
der vorliegenden Erfindung eine Versorgungsspannung zum Sourceanschluss
S, beaufschlagt den Gateanschluss G mit einem Eingabesignal und
gibt ein Ausgabesignal an dem Drainanschluss D aus. Während der
Zeitspanne T1 ist der erste Takt Q1 in einem hohen Zustand und der
zweite Takt Q2 in einem niedrigen Zustand. Das heißt, wenn
der erste Takt Q1 in einem hohen Zustand ist, verbindet der erste
Schalter SW1 die erste Bodyspannung B1 mit dem Body des ersten Transistors
TR1 und der zweite Schalter SW2 verbindet die zweite Bodyspannung
B2 mit dem Body des zweiten Transistors TR2. Das heißt,
wenn der erste Takt Q1 im hohen Zustand ist, wird die erste Bodyspannung
B1 an den Body des ersten Transistors TR1 angelegt und die zweite
Bodyspannung B2 wird an den Body des zweiten Transistors TR2 angelegt. In
diesem Fall beträgt die Schwellenspannung des ersten Transistors
TR1 0,57 V und die Schwellenspannung des zweiten Transistors TR2
beträgt 0,345 V. Hierbei wird der Gateanschluss G mit einem
Eingabesignal beaufschlagt. Der Spannungspegel des Eingabesignals
ist auf ungefähr 0,345 bis 0,57 V gesetzt, was bedeutet,
dass der erste Transistor TR1 abgeschaltet wird und der zweite Transistor
TR2 angeschaltet wird. Auf diese Weise wird ein vom Gateanschluss
G eingegebenes Signal durch den zweiten Transistor TR2 zum Drainanschluss
D ausgegeben.
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Während
der Zeitspanne T2 ist der erste Takt Q1 in einem niedrigen Zustand
und der zweite Takt Q2 ist in einem hohen Zustand. Wenn daher der
erste Takt Q1 in einem niedrigen Zustand ist, verbindet der erste
Schalter SW1 die zweite Bodyspannung B2 mit dem Body des ersten
Transistors TR1 und der zweite Schalter SW2 verbindet die erste
Bodyspannung B1 mit dem Body des zweiten Transistors TR2. Wenn der
erste Takt Q1 im niedrigen Zustand ist, wird die zweite Bodyspannung
B2 an den Body des ersten Transistors TR1 angelegt und die erste
Bodyspannung B1 wird an den Body des zweiten Transistors TR2 angelegt.
In diesem Fall beträgt die Schwellenspannung des ersten
Transistors TR1 0,345 V und die Schwellenspannung des zweiten Transistors
TR2 beträgt 0,57 V. Hierbei wird ein Eingabesignal vom Gateanschluss
G angelegt. Der Spannungspegel des Eingabesignals ist auf ungefähr
0,345 bis 0,57 V gesetzt, was bedeutet, dass der erste Transistor
TR1 angeschaltet wird und der zweite Transistor TR2 abgeschaltet
wird. Auf diese Weise wird ein vom Gateanschluss G eingegebenes
Signal durch den ersten Transistor TR1 zum Drainanschluss D ausgegeben.
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Wenn
die Zeitspanne T1 plus die Zeitspanne T2 einen Zyklus T ergeben,
ist ein durch den Drainanschluss D während des Zyklus T
fließender Strom ID. Wenn ein durch
einen FET während eines Zyklus T fließender Strom
ID ist, ist die Leistung des FET proportional
zu ID 2. Andererseits
ist im Falle des CMOS-Verstärkers gemäß Ausführungsformen
der vorliegenden Erfindung ein während eines halben Zyklus
(T1 oder T2) fließender Strom 0,5 ID , und daher ist ein während des
Zyklus T fließender Strom ID (d.
h. 0,5 ID × 2). Ebenso ist die
Leistung des CMOS-Verstärkers gemäß der
vorliegenden Erfindung proportional zu 0,5 ID 2, (d. h. 0,25 ID 2 + 0,25 ID 2), was die Summe des Quadrats eines während
des ersten halben Zyklus T1 fließenden Stroms und des Quadrats
eines während des zweiten halben Zyklus T2 fließenden
Stroms ist.
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Weil
das 1/f-Rauschen (d. h. ein Niederfrequenzrauschen) proportional
zur Leistung zunimmt, kann ein CMOS-Verstärker gemäß einer
Ausführungsform der vorliegenden Erfindung im Vergleich zum
Fall der Verwendung nur eines FET ungefähr die Hälfte
der Leistung aufnehmen. Auf diese Weise kann der CMOS-Verstärker
das 1/f-Rauschen im Vergleich zum Fall der Verwendung nur eines
FET um ungefähr die Hälfte verringern. Ebenso
ermöglicht der CMOS-Verstärker gemäß der
dargestellten Ausführungsform, dass der Transistor kontinuierlich
arbeitet. Auf diese Weise kann der CMOS-Verstärker gemäß der
dargestellten Ausführungsformen bei einer kontinuierlichen
Signalverarbeitung angewendet werden. Zum Beispiel können
die Ausführungsformen der Erfindung dazu verwendet werden,
die Empfangs(RX)-Empfindlichkeiten eines Audiosystems und eines
CMOS-Direktmischempfängers im Global System for Mobile
Communications (GSM) zu verbessern.
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4 ist
ein Schaltbild eines CMOS-Verstärkers gemäß einer
weiteren beispielhaften Ausführungsform der vorliegenden
Erfindung. Mit Bezug zu 4 umfasst ein CMOS-Verstärker 200 einen
ersten CMOS-Verstärker 110, einen zweiten CMOS-Verstärker 120,
eine Energieversorgungseinheit 130 und eine Ausgabeeinheit 140.
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Im
Gegensatz zum in 1 dargestellten CMOS-Verstärker 100,
beinhalten der erste und der zweite CMOS-Verstärker 110 und 120 einen
ersten Transistor und einen zweiten Transistor, die unter Verwendung
von p-Kanal-MOSFETs (p-MOSFETs) anstelle von n-Kanal-MOSFETs implementiert
sind. Die Energieversorgungseinheit 130 führt
den Sourceanschlüssen S des ersten und des zweiten CMOS-Verstärkers 110 und 120 eine
Versorgungsspannung VDD zu. Die Energieversorgungseinheit 130 umfasst
einen ersten Leistungstransistor MP1, einen zweiten Leistungstransistor
MP2 und einen dritten Leistungstransistor MP3. Die Vorsorgungsspannung
VDD ist mit den Sources des ersten, zweiten und dritten Leistungstransistors
MP1, MP2 und MP3 verbunden und eine Vorspannung Vbias ist mit ihren
Gates verbunden. Die Sourceanschlüsse des ersten und zweiten
CMOS-Verstärkers 110 und 120 sind mit
der Drain des zweiten Leistungstransistors MP2 verbunden und ein
Ausgabeanschluss Vo ist mit der Drain des dritten Leistungstransistors
MP3 verbunden.
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Die
Ausgabeeinheit 140 umfasst einen ersten Transistor MN1,
einen zweiten Transistor MN2, einen dritten Transistor MN3, einen
Widerstand R und einen Kondensator C. Die Source des ersten Transistors
MN1 ist mit dem Drainanschluss des ersten CMOS-Verstärkers 110 verbunden
und die Source des zweiten Transistors MN2 ist mit dem Drainanschluss
des zweiten CMOS-Verstärkers 120 verbunden. Die
Gates des ersten und zweiten Transistors MN1 und MN2 sind mit dem
Drainanschluss des zweiten CMOS-Verstärkers 120 verbunden.
Das Gate des dritten Transistors MN3 ist mit dem Drainanschluss
des ersten CMOS-Verstärkers 110 verbunden und
das Gate des dritten Transistors MN3 ist mit dem Ausgabeanschluss
Vo verbunden. Die Drains des ersten, zweiten und dritten Transistors MN1,
MN2 und MN3 sind mit einer Massespannung VSS verbunden. Ebenso sind
der Widerstand R und der Kondensator C in Serie zwischen den Ausgabeanschluss
Vo und die Source des zweiten Transistors MN2 eingeschleift.
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Die
Ausgabeeinheit 140 gibt proportional zu den Strömen,
die von den Drainanschlüssen des ersten und zweiten CMOS-Verstärkers 110 und 120 fließen,
ein Ausgabesignal an den Ausgabeanschluss Vo aus. Der Widerstand
R und der Kondensator C in der Ausgabeeinheit 140 dämpfen
eine Hochfrequenzkomponente (z. B. einen Glitch), die im Ausgabesignal
enthalten ist. Ein normales Eingabesignal wird an einen ersten Eingabeanschluss
Vip angelegt und ein invertiertes Eingabesignal des normalen Eingabesignals
wird an einen zweiten Eingabeanschluss Vin angelegt.
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5 ist
ein Schaubild eines Rauschpegels über der Frequenz des
in 4 dargestellten CMOS-Verstärkers. Mit
Bezug zu 5 ist eine Kurve A rechts oben
ein Verlauf eines Rauschpegels über der Frequenz im Falle
eines Gleichstroms (DC) und eine Kurve B links unten ist ein Verlauf
eines Rauschpegels über der Frequenz im Falle der Anwendung
eines 1 MHz Takts an den CMOS-Verstärker gemäß der
dargestellten Ausführungsform. Aus 5 geht hervor,
dass im Vergleich zum Fall des Gleichstroms ein Rauschminderungseffekt
von ungefähr 6 dB erreicht werden kann.
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Die 6A und 6B sind
Schaubilder, die ein Eingabesignal und ein Ausgabesignal des in 4 dargestellten
CMOS-Verstärkers zeigen. Der CMOS-Verstärker gemäß der
dargestellten Ausführungsform empfängt ein Eingabesignal,
wie in 6A gezeigt, und gibt ein Ausgabesignal
aus, wie in 6B gezeigt. Bei der vorliegenden
Erfindung werden zwei Transistoren abwechselnd synchron zu zwei
komplementären Takten getrieben. Auf diese Weise kann die
vorliegende Erfindung immer ein Eingabesignal verarbeiten. Das heißt,
die vorliegende Erfindung kann für eine kontinuierliche
Signalverarbeitung angewendet werden.
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7 ist
ein Diagramm der Amplitude über der Zeit des in 4 dargestellten
CMOS-Verstärkers. Mit Bezug zu 7 zeigt
der CMOS-Verstärker immer eine konstante Amplitude. Ebenso
werden Glitches in regelmäßigen Intervallen erzeugt,
weil der erste und zweite Transistor der vorliegenden Erfindung
abwechselnd getrieben werden. Eine Simulation des CMOS-Verstärkers 200 von 4 führt
zu einem Glitch von ungefähr 5 mV. Die Simulation gemäß der
vorliegenden Erfindung wird unter Verwendung eines SpectreRF (RF-Simulator)
von Cadence, Inc. durchgeführt. Ein solcher Glitchwert
beeinflusst die Empfindlichkeit eines Kommunikationssystems nicht signifikant
und kann, wenn nötig, durch einen Tiefpassfilter (LPF)
gedämpft werden.
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Daher
kann, wie oben mit Bezug zu den 1 und 2 beschrieben,
eine integrierte Schaltung 100 ein Paar von Feldeffekttransistoren
(TR1, TR2) mit gemeinsamen Sourceanschlüssen, gemeinsamen
Drainanschlüssen und gemeinsamen Gateanschlüssen
umfassen. Eine Umschaltschaltung (SW1, SW2) ist ebenfalls vorgesehen.
Die Umschaltschaltung ist dazu ausgebildet, einen Bodyanschluss
eines ersten (TR1) des Paares von Feldeffekttransistoren mit einer
alternierenden Sequenz einer ersten und einer von der ersten verschiedenen, zweiten
Bodyspannung (z. B. VB1, VB2)
zu treiben. Diese alternierende Sequenz ist mit einem ersten Taktsignal
(Q1) synchronisiert. Die Umschaltschaltung ist ebenso dazu ausgebildet,
einen Bodyanschluss eines zweiten (TR2) des Paares von Feldeffekttransistoren
mit einer alternierenden Sequenz einer dritten und einer von der
dritten verschiedenen, vierten Bodyspannung (z. B. VB1,
VB2) zu treiben, die mit einem zweiten Taktsignal
(Q2) synchronisiert ist. Wie dargestellt ist, können die
erste und dritte Bodyspannung gleiche Beträge aufweisen
und die zweite und die vierte Bodyspannung können gleiche
Beträge aufweisen. Außerdem können das
erste und zweite Taktsignal (Q1, Q2) miteinander synchronisiert
sein. Das erste und das zweite Taktsignal können äquivalente
Tastverhältnisse aufweisen. Insbesondere können
das erste und das zweite Taktsignal ein Tastverhältnis
von 50% aufweisen und eine Phasenverschiebung von 180° zueinander
aufweisen. Alternativ können, basierend auf der Konfiguration
der Schalter SW1 und SW2, das erste und zweite Taktsignal das gleiche
Taktsignal sein. Insbesondere kann der erste Schalter SW1 so ausgebildet
sein, dass er geschlossen ist, und der zweite Schalter SW2 kann so
ausgebildet sein, dass er offen ist, wenn das Taktsignal eine logische
1 aufweist. Alternativ kann der erste Schalter SW1 so ausgebildet
sein, dass er offen ist, und der zweite Schalter SW2 kann so ausgebildet sein,
dass er geschlossen ist, wenn das Taktsignal eine logische 0 aufweist.
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Wie
in 4 dargestellt ist, kann ein Differenzverstärker 200 mit
einem ersten und einem zweiten Paar von Feldeffekttransistoren und
ersten und zweiten Umschaltschaltungen vorgesehen sein, (siehe z.
B. 110, 120). Das erste Paar von Feldeffekttransistoren
TR21, TR22 weist gemeinsame erste Sourceanschlüsse, gemeinsame
erste Drainanschlüsse und gemeinsame erste Gateanschlüsse
auf. Die gemeinsamen ersten Gateanschlüsse sind mit einem ersten
Eingang (Vin) des Differenzverstärker 200 verbunden.
Das gemeinsame zweite Paar von Feldeffekttransistoren TR11, T122
weist gemeinsame zweite Sourceanschlüsse, gemeinsame zweite
Drainanschlüsse und gemeinsame zweite Gateanschlüsse auf.
Die gemeinsamen zweiten Gateanschlüsse sind mit einem zweiten
Eingang Vip des Differenzverstärkers 200 verbunden.
Die erste Umschaltschaltung SW21, SW22 ist dazu ausgebildet, einen
Bodyanschluss eines ersten Feldeffekttransistors des ersten Paares
von Feldeffekttransistoren mit einer alternierenden Sequenz einer
ersten und einer von der ersten verschiedenen, zweiten Bodyspannung
zu treiben, die mit einem ersten Taktsignal synchronisiert ist.
Diese erste Umschaltschaltung kann auch dazu ausgebildet sein, einen
Bodyanschluss eines zweiten Feldeffekttransistors des ersten Paares
von Feldeffekttransistoren mit einer alternierenden Sequenz einer
dritten und einer von der dritten verschiedenen, vierten Bodyspannung
zu treiben, die mit einem zweiten Taktsignal synchronisiert ist.
Gleichermaßen ist die zweite Umschaltschaltung SW11, SW12
dazu ausgebildet, einen Bodyanschluss eines ersten Feldeffekttransistors
des zweiten Paares von Feldeffekttransistoren mit der alternierenden
Sequenz der ersten und der von der ersten verschiedenen, zweiten Bodyspannung
zu treiben und kann weiter dazu ausgebildet sein, einen Bodyanschluss
eines zweiten des zweiten Paares von Feldeffekttransistoren mit der alternierenden
Sequenz einer dritten und einer von der dritten verschiedenen, vierten
Bodyspannung zu treiben.
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Der
Differenzverstärker 200 kann auch eine Ausgabeschaltung 140,
die mit den gemeinsamen ersten Drainanschlüssen und den
gemeinsamen zweiten Drainanschlüssen elektrisch gekoppelt
ist, und eine Stromspiegelschaltung 130 umfassen, die elektrisch
mit den gemeinsamen ersten Sourceanschlüssen und den gemeinsamen
zweiten Sourceanschlüssen gekoppelt ist.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Nicht-Patentliteratur
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- - Y. J. Park
mit dem Titel "VLSI Device Theory", Kyohak Publishing Co., Ltd.,
S. 300 (1995) [0021]
- - B. Streetman, mit dem Titel "Solid State Electronic Design
3rd Edition", Prentice-Hall, S. 321 [0021]
