KR20090025627A - 저주파 잡음을 저감하는 씨모스 증폭기 - Google Patents

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Abstract

본 발명은 저잡음 씨모스 아날로그 베이스밴드 증폭기에 관한 것이다.
본 발명에 따른 씨모스 증폭기는 제1 소오스, 제1 게이트, 제1 드레인 및 제1 바디를 포함하는 제1 트랜지스터와; 제2 소오스, 제2 게이트, 제2 드레인 및 제2 바디를 포함하는 제2 트랜지스터와; 상기 제1 소오스와 상기 제2 소오스를 공통으로 연결하는 소오스 단자와; 상기 제1 드레인과 상기 제2 드레인을 공통으로 연결하는 드레인 단자와; 상기 제1 게이트와 상기 제2 게이트를 공통으로 연결하는 게이트 단자와; 제1 클록에 따라 제1 바디전압과 제2 바디전압 중 어느 하나를 상기 제1 바디에 연결하는 제1 스위치; 그리고 제2 클록에 따라 상기 제1 바디전압과 상기 제2 바디전압 중 어느 하나를 상기 제2 바디에 연결하는 제2 스위치를 포함한다.

Description

저주파 잡음을 저감하는 씨모스 증폭기{COMPLEMENTARY METAL OXIDE SEMICONDUCTOR AMPLIFIER REDUCING 1/f NOISE}
본 발명은 씨모스 증폭기에 관한 것으로, 좀 더 구체적으로는 저주파 잡음을 저감하는 씨모스 아날로그 증폭기에 관한 것이다.
일반적으로 RF(Radio Frequency)에 사용되는 CMOS(Complementary Metal Oxide Semiconductor) 회로는 CMOS와 다른 공정(즉, Biploar, GaAS 등)의 반도체 회로에 비하여 매우 높은 1/f 노이즈(즉, 저주파 잡음) 특성을 가진다. 여기서, 1/f 노이즈란 써멀(thermal) 노이즈와는 달리 저주파 영역에서 지배적인 노이즈 소오스(noise source)를 의미한다. 또한, CMOS 회로의 다운 스케일링(down scaling)으로 인하여 CMOS 회로의 1/f 노이즈 특성은 더욱 열화된다.
CMOS 회로의 다운 스케일링(down scaling)은 전원전압을 감소하게 하고, 전원 증폭(Amplifier) 측면에서 장점을 가지지만, CMOS 회로의 1/f 노이즈의 열화로 인하여 CMOS 통신용 반도체회로의 신호대 잡음비(SNR;Signal to Noise Ratio)를 더욱 나빠지게 한다. 이로 인하여, CMOS 회로를 사용하는 통신용 반도체는 감도(sensitivity)를 감소시키기 때문에 통신용 반도체의 수신감도가 열화된다.
GSM(Global System for Mobile Communications) 같은 협대역 통신시스템에서 씨모스 다이렉트 변환 수신기(CMOS direct conversion receiver)가 구현되는 경우, 1/f 노이즈는 수백 kHz ~ 수 MHz 대역까지 이르게 될 정도의 주요한 노이즈 소오스(noise source)가 된다.
본 발명의 목적은 1/f 노이즈를 저감시키는 씨모스 증폭기를 제공하는 데 있다.
본 발명에 따른 씨모스 증폭기는 제1 소오스, 제1 게이트, 제1 드레인 및 제1 바디를 포함하는 제1 트랜지스터와; 제2 소오스, 제2 게이트, 제2 드레인 및 제2 바디를 포함하는 제2 트랜지스터와; 상기 제1 소오스와 상기 제2 소오스를 공통으로 연결하는 소오스 단자와; 상기 제1 드레인과 상기 제2 드레인을 공통으로 연결하는 드레인 단자와; 상기 제1 게이트와 상기 제2 게이트를 공통으로 연결하는 게이트 단자와; 제1 클럭에 따라 제1 바디전압과 제2 바디전압 중 어느 하나를 상기 제1 바디에 연결하는 제1 스위치; 그리고 제2 클럭에 따라 상기 제1 바디전압과 상기 제2 바디전압 중 어느 하나를 상기 제2 바디에 연결하는 제2 스위치를 포함한다.
실시 예로서, 상기 소오스 단자는 전원전압을 인가받고, 상기 게이트 단자는 외부로부터 신호를 입력받고, 그리고 상기 드레인 단자는 출력단자인 것을 특징으로 한다.
실시 예로서, 상기 제1 바디전압이 상기 제1 바디에 연결된 경우 상기 제1 트랜지스터는 제1 문턱전압을 갖고, 상기 제2 바디전압이 상기 제1 바디에 연결된 경우 상기 제1 트랜지스터는 제2 문턱전압을 가진다.
실시 예로서, 상기 제1 바디전압이 상기 제2 바디에 연결된 경우 상기 제2 트랜지스터는 제1 문턱전압을 갖고, 상기 제2 바디전압이 상기 제2 바디에 연결된 경우 상기 제2 트랜지스터는 제2 문턱전압을 가진다.
실시 예로서, 상기 게이트 단자에 인가되는 전압은 상기 제1 문턱전압과 상기 제2 문턱전압 사이인 것을 특징으로 한다.
실시 예로서, 상기 제1 클럭은 상기 제2 클럭의 반전된 상태인 것을 특징으로 한다.
실시 예로서, 상기 제1 클럭이 하이 상태인 동안 상기 제1 스위치는 상기 제1 바디를 상기 제1 바디전압에 연결하고, 상기 제2 스위치는 상기 제2 바디를 상기 제2 바디전압에 연결한다.
실시 예로서, 상기 제1 클럭이 로우 상태인 동안 상기 제1 스위치는 상기 제1 바디를 상기 제2 바디전압에 연결하고, 상기 제2 스위치는 상기 제2 바디를 상기 제1 바디전압에 연결한다.
실시 예로서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 전계효과 트랜지스터인 것을 특징으로 한다.
실시 예로서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 n-type 및 p-type 중 어느 하나인 것을 특징으로 한다.
실시 예로서, 상기 제1 스위치와 상기 제2 스위치는 MOS 스위치로 구현된다.
본 발명은 제1 클록과 제2 클록에 동기되어 교차적으로 제1 트랜지스터와 제 2 트랜지스터를 구동함으로 전력을 감소하고, 1/f 노이즈를 저감시키는 효과를 가진다.
또한, 본 발명은 연속 신호 처리(Continuous Signal Processing)에 적용가능하다.
본 발명에 따른 씨모스 증폭기는 두 개의 전계효과 트랜지스터를 병렬로 사용하여 1/f 노이즈(즉, 저주파 노이즈)를 감소한다.
본 발명에 따른 씨모스 증폭기는 제1 소오스, 제1 게이트, 제1 드레인 및 제1 바디를 포함하는 제1 트랜지스터와; 제2 소오스, 제2 게이트, 제2 드레인 및 제2 바디를 포함하는 제2 트랜지스터와; 상기 제1 소오스와 상기 제2 소오스를 공통으로 연결하는 소오스 단자와; 상기 제1 드레인과 상기 제2 드레인을 공통으로 연결하는 드레인 단자와; 상기 제1 게이트와 상기 제2 게이트를 공통으로 연결하는 게이트 단자와; 제1 클록에 따라 제1 바디전압과 제2 바디전압 중 어느 하나를 상기 제1 바디에 연결하는 제1 스위치; 그리고 제2 클록에 따라 상기 제1 바디전압과 상기 제2 바디전압 중 어느 하나를 상기 제2 바디에 연결하는 제2 스위치를 포함한다.
즉, 본 발명에 따른 씨모스 증폭기는 제1 클록과 제2 클록에 동기되어 교대로 제1 트랜지스터와 제2 트랜지스터를 구동함으로 전력을 감소하고, 1/f 노이즈를 감소시킨다. 또한, 본 발명에 따른 씨모스 증폭기는 연속 신호 처리(Continuous Signal Processing)에 적용된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 따른 씨모스 증폭기를 보여주는 회로도이고, 도 2는 도 1에 도시된 클록 신호의 파형을 도시한 타이밍도이다.
도 1을 참조하면, 본 발명에 따른 씨모스 증폭기(100)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함한다.
제1 트랜지스터(TR1)는 제1 소오스, 제1 게이트, 제1 드레인 및 제1 바디를 포함하고, 제2 트랜지스터(TR2)는 제2 소오스, 제2 게이트, 제2 드레인 및 제2 바디를 포함한다. 소오스 단자(S)는 제1 소오스와 제2 소오스를 공통으로 연결하고, 드레인 단자(D)는 제1 드레인과 제2 드레인을 공통으로 연결하고, 그리고 게이트 단자(G)는 제1 게이트와 제2 게이트를 공통으로 연결한다.
제1 스위치(SW1)는 제1 클록(Q1)의 전압 레벨(Voltage Level)에 따라 제1 바디전압(B1)과 제2 바디전압(B2) 중 어느 하나를 제1 바디에 연결하고, 제2 스위치(SW2)는 제2 클록(Q2)의 전압 레벨(Voltage Level)에 따라 제1 바디전압(B1)과 제2 바디전압(B2) 중 어느 하나를 제2 바디에 연결한다.
제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 물리적으로(Physically) 동일(identical)하다. 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 전계효과 트랜지스터(FET:Field Effect Transistor)로 구현될 수 있다. 또한, 제1 스위치(SW1)와 제2 스위치(SW2)는 마찬가지로 작은 사이즈의 MOS(Metal Oxide Silicon) 스위 치(Switch)로 구현된다.
도 2를 참조하면, T1 구간에서 제1 클록(Q1)은 하이 상태(High state)를 갖고, 제2 클록(Q2)은 로우 상태(Low state)를 갖는다. T2 구간에서 제1 클록(Q1)은 로우 상태(Low state)를 갖고, 제2 클록(Q2)은 하이 상태(High state)를 갖는다. 즉, 제1 클록(Q1)과 제2 클록(Q2)은 서로 반전된 상태값을 가진다. 즉, 제1 클록(Q1)과 제2 클록(Q2)은 50% 듀티 싸이클(Duty Cycle)과 서로 다른 위상을 가지는 전원전압-접지전압(VDD-VSS)의 풀 레인지(Full range)로 스위칭(Switching)되는 클록이다.
도 3은 도 1에 도시된 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)의 바디 바이어스 전압(VSB)대 문턱 전압(Threshold Voltage)과의 관계를 도시한 그래프이다.
수학식 1은 바디 바이어스 전압(VSB)의 변화에 따른 문턱 전압(Vth)의 변화를 나타낸다. 즉, 도 3에 도시된 그래프에는 수학식 1에 따라 바디 바이어스 전압(VSB)의 변화에 따른 문턱 전압(Vth)의 변화가 도시된다.
Figure 112007064948215-PAT00001
ΔVTH는 문턱 전압(Threshold Voltage)의 변화량이고, γ는 도핑(Doping) 농 도, 게이트 단자의 SiO2 두께 등에 따른 상수값이고, ΦF는 페르미 준위(Fermi level)이고, 그리고 VSB는 트랜지스터의 서브스트레이트(Substrate)의 바이어스(Bias) 전압이다.
수학식 1은 일반적으로 트랜지스터를 소개하는 서적에 개시된다. 수학식 1이 개시된 서적에는 박영준 "VLSI소자이론" ㈜교학사 1995년 8월 20일 p.300과 BEN G.STREETMAN "SOLID STATE ELECTRONIC DEVICE THIRD EDITION" Prentice-Hall International Editions p.321이 있다.
도 1 내지 도 3을 참조하면, 바디 바이어스 전압(VSB)이 0V인 경우, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)의 문턱 전압은 0.487V이다.
본 발명의 실시예에 따른 제1 바디전압(B1)과 제2 바디전압(B2)은 0V를 기준으로 -0.5V와 0.5V로 설정된다. 즉, 제1 바디전압(B1)은 -0.5V로 설정되고, 제2 바디전압(B2)은 0.5V로 설정된다.
계속해서 도 3을 참조하면, 제1 트랜지스터(TR1)의 바디에 제1 바디전압(B1)이 연결되면, 제1 트랜지스터(TR1)의 문턱 전압은 0.57V이다. 또한, 제1 트랜지스터(TR1)의 바디에 제2 바디전압(B2)이 연결되면, 제1 트랜지스터(TR1)의 문턱 전압은 0.345V이다.
제2 트랜지스터(TR2)는 제1 트랜지스터와 동일한(identical) 트랜지스터이므로, 제1 및 제2 바디전압에 의한 문턱 전압의 변화는 제1 트랜지스터의 문턱 전압의 변화와 동일하다. 따라서, 중복되는 설명은 생략한다.
도 1 내지 도 3을 참조하면, 본 발명에 따른 씨모스 증폭기는 소오스 단자(S)에 전원전압을 공급하고, 게이트 단자(G)에 입력 신호를 인가하고, 그리고 드레인 단자(D)로부터 출력 신호를 출력한다.
T1의 구간동안, 제1 클럭(Q1)은 하이 상태를 갖고, 제2 클럭(Q2)은 로우 상태를 가진다. 즉, 제1 클럭(Q1)이 하이 상태인 경우 제1 스위치(SW1)는 제1 트랜지스터(TR1)의 바디에 제1 바디전압(B1)을 연결하고, 제2 스위치(SW2)는 제2 트랜지스터(TR2)의 바디에 제2 바디전압(B2)을 연결한다. 즉, 제1 클럭(Q1)이 하이 상태인 경우 제1 트랜지스터(TR1)의 바디에 제1 바디전압(B1)이 인가되고, 제2 트랜지스터(TR2)의 바디에 제2 바디전압(B2)이 인가된다.
이 경우 제1 트랜지스터(TR1)의 문턱전압은 0.57V이고, 제2 트랜지스터(TR2)의 문턱전압은 0.345V이다. 이 때 게이트 단자(G)로부터 입력 신호가 인가된다. 입력 신호의 전압 레벨(Voltage Level)은 0.345 ~ 0.57V 정도가 되도록 설정한다.
이 경우 제1 트랜지스터(TR1)는 오프(OFF)되고, 제2 트랜지스터(TR2)는 온(ON)된다. 즉, 게이트 단자(G)로부터 입력된 신호는 제2 트랜지스터(TR2)를 통해서 드레인 단자(D)로 출력된다.
T2의 구간동안, 제1 클럭(Q1)은 로우 상태를 갖고, 제2 클럭(Q2)은 하이 상태를 가진다. 즉, 제1 클럭(Q1)이 로우 상태인 경우 제1 스위치(SW1)는 제1 트랜지스터(TR1)의 바디에 제2 바디전압(B2)을 연결하고, 제2 스위치(SW2)는 제2 트랜지스터(TR2)의 바디에 제1 바디전압(B1)을 연결한다. 즉, 제1 클럭(Q1)이 로우 상태인 경우 제1 트랜지스터(TR1)의 바디에 제2 바디전압(B2)이 인가되고, 제2 트랜지 스터(TR2)의 바디에 제1 바디전압(B1)이 인가된다.
이 경우 제1 트랜지스터(TR1)의 문턱전압은 0.345V이고, 제2 트랜지스터(TR2)의 문턱전압은 0.57V이다. 이 때 게이트 단자(G)로부터 입력 신호가 인가된다. 입력 신호의 전압 레벨(Voltage Level)은 0.345 ~ 0.57V 정도가 되도록 설정한다.
이 경우 제1 트랜지스터(TR1)는 온(ON)되고, 제2 트랜지스터(TR2)는 오프(OFF)된다. 즉, 게이트 단자(G)로부터 입력된 신호는 제1 트랜지스터(TR1)를 통해서 드레인 단자(D)로 출력된다.
T1과 T2를 한 주기(T)로 가정하면, 한 주기(T) 시간동안 드레인 단자(D)에 흐르는 전류의 양은 ID이다. 만약 하나의 전계효과 트랜지스터(FET)에 한 주기(T) 동안 흐르는 전류의 양을 ID로 가정하면, 하나의 전계효과 트랜지스터(FET)의 전력은 ID 2에 비례한다. 이에 반하여, 본 발명에 따른 씨모스 증폭기는 반 주기(T1 또는 T2) 동안 흐르는 전류는 0.5ID 이므로 한 주기(T) 동안 흐르는 전류는 ID(즉, 0.5ID * 2)이고, 본 발명에 따른 씨모스 증폭기의 전력은 각 주기 동안의 흐른 전류의 제곱의 합인 0.5ID 2(즉, 0.25ID 2 + 0.25ID 2)에 비례한다.
1/f 노이즈(저주파 잡음)는 사용된 전력에 비례하여 증가한다. 즉, 본 발명에 따른 씨모스 증폭기는 일반적인 전계효과 트랜지스터를 하나만 사용하는 경우와 비교하여 절반정도의 전력을 소비한다. 따라서, 본 발명에 따른 씨모스 증폭기는 하나의 전계효과 트랜지스터를 사용하는 경우와 비교하여 약 1/2의 1/f 노이즈를 저감한다. 또한, 본 발명에 따른 씨모스 증폭기는 모든 시간에 대하여 트랜지스터의 동작이 항상 가능하다. 따라서, 본 발명에 따른 씨모스 증폭기는 연속 신호 처리(Continuous Signal Processing)에 적용된다.
본 발명은 GSM(Global System for Mobile Telecommunication)에서 씨모스 다이렉트 변환 수신기(CMOS direct conversion receiver) 및 오디오 시스템(audio system)의 수신감도 개선 등에 활용된다.
도 4는 본 발명의 또 다른 실시예에 따른 씨모스 증폭기를 보여주는 회로도이다.
도 4를 참조하면, 본 발명(200)은 제1 및 제2 씨모스 증폭기(110, 120), 전원부(130), 그리고 출력부(140)를 포함한다.
제1 및 제2 씨모스 증폭기(110, 120)은 도 1에 도시된 본 발명에 따른 씨모스 증폭기(100)에서 제1 및 제2 트랜지스터(TR1, TR2)를 P-MOSFET(P-channel Metal Oxide Silicon Field Effect Transistor)로 구현한 것이다. 즉, 제1 및 제2 씨모스 증폭기(110, 120)의 동작은 도 1에서 설명한 바와 동일하다. 따라서, 중복되는 설명은 생략한다.
전원부(130)는 제1 및 제2 씨모스 증폭기(110, 120)의 소오스 단자(S)에 전원전압(VDD)를 공급한다. 전원부(130)는 제1, 제2, 및 제3 전원트랜지스터(MP1, MP2, 및 MP3)를 포함한다. 제1, 제2, 및 제3 전원트랜지스터(MP1, MP2, 및 MP3)의 소오스에는 전원전압(VDD)이 연결되고, 게이트에는 바이어스 전압(Vbias)이 연결된 다. 제2 전원 트랜지스터(MP2)의 드레인에는 제1 및 제2 씨모스 증폭기(110, 120)의 소오스 단자가 연결되고, 제3 전원 트랜지스터(MP3)의 드레인에는 출력단자(Vo)가 연결된다.
출력부(140)는 제1, 제2, 및 제3 트랜지스터(MN1, MN2, 및 MN3), 저항(R), 캐패시터(C)를 포함한다. 제1 트랜지스터(MN1)의 소오스는 제1 씨모스 증폭기(110)의 드레인 단자에 연결되고, 제2 트랜지스터(MN2)의 소오스는 제2 씨모스 증폭기(120)의 드레인 단자에 연결된다. 제1, 및 제2 트랜지스터(MN1, MN2)의 게이트는 제2 씨모스 증폭기(120)의 드레인 단자에 연결된다. 제3 트랜지스터(MN3)의 게이트는 제1 씨모스 증폭기(110)의 드레인 단자에 연결되고, 제3 트랜지스터(MN3)의 드레인은 출력단자(Vo)에 연결된다. 제1, 제2, 및 제3 트랜지스터(MN1, MN2, 및 MN3)의 드레인은 접지전압(VSS)에 연결된다. 또한, 출력단자(Vo)와 제2 트랜지스터(MN2)의 소오스 사이에 저항(R) 및 캐패시터(C)가 직렬로 연결된다.
출력부(140)는 제1 및 제2 씨모스 증폭기(110, 120)의 드레인 단자로부터 흐르는 전류에 비례하여 출력 신호를 출력단자(Vo)로 출력한다. 출력부(140) 내의 저항(R) 및 캐패시터(C)는 출력 신호에 포함된 고주파 성분(예를 들면, 글리치(Glitch))을 감쇄한다.
제1 입력단자(Vip)에는 노말(Normal) 입력 신호를 인가하고, 제2 입력단자(Vin)에는 제1 입력단자(Vip)에 인가된 노말 입력 신호의 반전된 입력 신호를 인가한다.
도 5는 도 4에 도시된 씨모스 증폭기의 주파수대 노이즈를 도시한 그래프이 다. 도 5를 참조하면, 우상향의 곡선(A)은 직류(DC:Direct Current)의 경우 주파수대 노이즈를 도시하고, 좌하향의 곡선(B)은 1MHz의 클록(Clock)이 본 발명에 따른 씨모스 증폭기에서 동작하는 경우 주파수대 노이즈를 도시한다. 즉, 본 발명은 직류신호에 대비하여 약 6 dB의 잡음 감소효과를 가진다.
도 6A와 도 6B는 도 4에 도시된 씨모스 증폭기의 입력 신호와 출력 신호를 도시한 그래프이다.
본 발명에 따른 씨모스 증폭기는 도 6A에 도시된 입력 신호를 인가받고, 도 6B에 도시된 출력 신호를 출력한다. 본 발명은 두 개의 트랜지스터를 상보적인 두 개의 클럭에 동기되어 교대로 구동된다. 따라서, 본 발명은 모든 시간에 있어서 입력 신호를 처리한다. 즉, 본 발명은 연속 신호 처리(Continous Signal Processing)에 적용된다.
도 7은 도 4에 도시된 씨모스 증폭기의 시간대 진폭을 도시한 그래프이다.
도 7을 참조하면, 본 발명에 따른 씨모스 증폭기는 모든 시간에 대하여 일정한 진폭을 나타낸다. 그리고, 일정한 간격으로 발생되는 글리치(Glitch)는 본 발명에 포함된 제1 및 제2 트랜지스터를 교차로 구동되기 때문에 발생된다.
도 4에 도시된 씨모스 증폭기(200)에 대하여 시뮬레이션(Simulation)해 본 결과 글리치는 약 5mV이다. 본 발명에 따른 시뮬레이션은 케이던스(Cadence)사의 SpectreRF(RF Simulator)를 이용한다.
이 정도의 글리치는 통신시스템의 감도에 영향을 주지 않으며, 통신시스템의 저주파통과필터(LPF : Low-Pass Filter)에 의하여 감쇄시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 씨모스 증폭기를 보여주는 회로도.
도 2는 도 1에 도시된 클록 신호의 파형을 도시한 타이밍도.
도 3에 도시된 제1 트랜지스터와 제2 트랜지스터의 바디 바이어스 전압대 문턱 전압과의 관계를 도시한 그래프.
도 4는 본 발명의 또 다른 실시예에 따른 씨모스 증폭기를 보여주는 회로도.
도 5는 도 4에 도시된 씨모스 증폭기의 주파수대 노이즈를 도시한 그래프.
도 6A와 도 6B는 도 4에 도시된 씨모스 증폭기의 입력 신호와 출력 신호를 도시한 그래프.
도 7은 도 4에 도시된 씨모스 증폭기의 시간대 진폭을 도시한 그래프.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 씨모스 증폭기 TR1 : 제1 트랜지스터
TR2 : 제2 트랜지스터 SW1 : 제1 스위치
SW2 : 제2 스위치 Q1 : 제1 클록
Q2 : 제2 클록 S : 소오스 단자
G : 게이트 단자 D : 드레인 단자

Claims (18)

  1. 제1 및 제2 트랜지스터와; 그리고
    상기 제1 및 제2 트랜지스터가 가변되도록 제1 및 제2 클록들에 응답하여 상기 제1 및 제2 바디 전압들을 상기 제1 및 제2 트랜지스터의 바디들에 교대로 인가하는 스위치회로를 포함하는 씨모스 증폭기.
  2. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터는 상기 스위치회로의 동작에 의하여 교대로 구동되는 씨모스 증폭기.
  3. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터는 상기 제1 및 제2 트랜지스터들 각각의 소오스를 공통으로 연결하는 소오스 단자, 상기 제1 및 제2 트랜지스터들 각각의 게이트를 공통으로 연결하는 게이트 단자 및 상기 제1 및 제2 트랜지스터들 각각의 드레인을 공통으로 연결하는 드레인 단자를 포함하는 씨모스 증폭기.
  4. 제3항에 있어서,
    상기 소오스 단자는 전원전압을 인가받고, 상기 게이트 단자는 외부로부터 신호를 입력받고, 그리고 상기 드레인 단자는 출력단자인 것을 특징으로 하는 씨모 스 증폭기.
  5. 제1항에 있어서,
    상기 제1 및 제2 클록 각각의 듀티 싸이클은 50%이고, 상기 제1 및 제2 클록은 상보적인 것을 특징으로 하는 씨모스 증폭기.
  6. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터는 n-type 전계효과 트랜지스터 및 p-type 전계효과 트랜지스터 중 어느 하나인 것을 특징으로 하는 씨모스 증폭기.
  7. 제 1 항에 있어서,
    상기 복수의 스위치들은 MOS 스위치로 구현되는 씨모스 증폭기.
  8. 제1 소오스, 제1 게이트, 제1 드레인 및 제1 바디를 포함하는 제1 트랜지스터와;
    제2 소오스, 제2 게이트, 제2 드레인 및 제2 바디를 포함하는 제2 트랜지스터와;
    상기 제1 소오스와 상기 제2 소오스를 공통으로 연결하는 소오스 단자와;
    상기 제1 드레인과 상기 제2 드레인을 공통으로 연결하는 드레인 단자와;
    상기 제1 게이트와 상기 제2 게이트를 공통으로 연결하는 게이트 단자와;
    제1 클럭에 따라 제1 바디전압과 제2 바디전압 중 어느 하나를 상기 제1 바디에 연결하는 제1 스위치; 그리고
    제2 클럭에 따라 상기 제1 바디전압과 상기 제2 바디전압 중 어느 하나를 상기 제2 바디에 연결하는 제2 스위치를 포함하는 씨모스 증폭기.
  9. 제8항에 있어서,
    상기 소오스 단자는 전원전압을 인가받고, 상기 게이트 단자는 외부로부터 신호를 입력받고, 그리고 상기 드레인 단자는 출력단자인 것을 특징으로 하는 씨모스 증폭기.
  10. 제8항에 있어서,
    상기 제1 바디전압이 상기 제1 바디에 연결된 경우 상기 제1 트랜지스터는 제1 문턱전압을 갖고, 상기 제2 바디전압이 상기 제1 바디에 연결된 경우 상기 제1 트랜지스터는 제2 문턱전압을 가지는 씨모스 증폭기.
  11. 제8항에 있어서,
    상기 제1 바디전압이 상기 제2 바디에 연결된 경우 상기 제2 트랜지스터는 제1 문턱전압을 갖고, 상기 제2 바디전압이 상기 제2 바디에 연결된 경우 상기 제2 트랜지스터는 제2 문턱전압을 가지는 씨모스 증폭기.
  12. 제8항에 있어서,
    상기 게이트 단자에 인가되는 전압은 상기 제1 문턱전압과 상기 제2 문턱전압 사이인 것을 특징으로 하는 씨모스 증폭기.
  13. 제8항에 있어서,
    상기 제1 클럭은 상기 제2 클럭의 반전된 상태인 것을 특징으로 하는 씨모스 증폭기.
  14. 제8항에 있어서,
    상기 제1 클럭이 하이 상태인 동안 상기 제1 스위치는 상기 제1 바디를 상기 제1 바디전압에 연결하고, 상기 제2 스위치는 상기 제2 바디를 상기 제2 바디전압에 연결하는 씨모스 증폭기.
  15. 제8항에 있어서,
    상기 제1 클럭이 로우 상태인 동안 상기 제1 스위치는 상기 제1 바디를 상기 제2 바디전압에 연결하고, 상기 제2 스위치는 상기 제2 바디를 상기 제1 바디전압에 연결하는 씨모스 증폭기.
  16. 제8항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 전계효과 트랜지스터인 것을 특징으로 하는 씨모스 증폭기.
  17. 제8항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 n-type 및 p-type 중 어느 하나인 것을 특징으로 하는 씨모스 증폭기.
  18. 제8항에 있어서,
    상기 제1 스위치와 상기 제2 스위치는 MOS 스위치로 구현되는 씨모스 증폭기.
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