KR101099406B1 - 캐스코드 회로 및 반도체 장치 - Google Patents

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Abstract

[과제] 낮은 전압으로 동작하는 것이 가능한, 전원 전압 변동 제거비가 높은 기준 전압 회로를 제공한다.
[해결 수단] 부하 회로의 전원 전압 공급 단자에 직렬로 디프레션형 (depletion type) 트랜지스터 (3) 를 접속하고, 부하 회로에 흐르는 전류를 검지하여 전류원으로서 동작하는 인핸스먼트형 (enhancement type) M0S 트랜지스터 (4) 를 접속하고, 그 트랜지스터에 직렬로 디프레션형 MOS 트랜지스터 (5) 를 접속하고, 그 트랜지스터의 게이트 단자를 그 트랜지스터의 소스 단자에 접속한 구성을 취하는 바이어스 회로를 갖고, 디프레션형 트랜지스터 (3) 의 게이트 단자를 디프레션형 트랜지스터 (5) 의 소스 단자에 접속하는 구성으로 하였다.
기준 전압 회로, 캐스코드 (cascode) 회로, 전원 전압 변동 제거비

Description

캐스코드 회로 및 반도체 장치{CASCODE CIRCUIT AND SEMICONDUCTOR DEVICE}
도 1 은 본 발명의 캐스코드 회로를 이용한 반도체 장치의 제 1 실시예를 나타내는 회로도.
도 2 는 종래의 기준 전압 회로의 구성의 일례를 나타내는 도면.
도 3 은 종래의 기준 전압 회로의 구성의 일례를 나타내는 도면.
도 4 는 종래의 기준 전압 회로의 구성의 일례를 나타내는 도면.
도 5 는 본 발명의 캐스코드 회로를 이용한 반도체 장치의 제 1 실시예를 나타내는 회로도.
도 6 은 본 발명의 캐스코드 회로를 이용한 반도체 장치의 제 2 실시예를 나타내는 회로도.
도 7 은 본 발명의 캐스코드 회로를 이용한 반도체 장치의 제 3 실시예를 나타내는 회로도.
*도면의 주요부분에 대한 부호의 설명*
11: 저항군
100: 접지 전위
101: 전원 전압 공급 단자
102: 기준 전압 출력 단자
200, 203: ED 형 기준 전압 회로
201: 바이어스 전압 공급 수단
202: 소스 폴로어 (source follower) 회로
[특허 문헌 1] 일본 특허공보 평7-74976호 (도 11)
[특허 문헌 2] 일본 공개특허공보 2003-295957호 (도 1)
본 발명은 반도체 장치에 관한 것으로서, 특히 전원 전압의 변동에 대하여 출력 전압의 변동이 작아지도록 사용되는 캐스코드 회로에 관한 것이다.
아날로그 회로의 전원 전압 변동 제거비를 개선할 목적으로, 캐스코드 회로를 부가하는 수법은 종래부터 널리 이용되어 오고 있다. 전원 전압의 변동이나 온도 변화에 대하여, 안정적인 출력 전압을 얻는 것을 목적으로 하는 기준 전압 회로를 예로 들면, 기준 전압용 반도체 장치 (일본 특허공보 평7-74976호) 의 도 2 에 나타낸 바와 같은 회로가 종래 이용되고 있다. 동등한 회로를 도 2 에 나타낸다. 종래의 기준 전압 회로는, 디프레션형 M0S 트랜지스터 (1) 의 소스 단자와 인핸스먼트형 MOS 트랜지스터 (2) 의 드레인 단자를 전원 전압 공급 단자 (101) 와 접지 전위 (100) 사이에 직렬로 접속하고, 그 접속점과 서로의 게이트 단자를 공통으로 접속하여 구성하고, 그 접속점을 기준 전압 출력 단자 (102) 로 하고 있다 (이하, ED 형 기준 전압 회로라 칭한다). 각각의 트랜지스터가 포화 동작하고 있는 한, 전원 전압 공급 단자 (101) 의 전압이 변동한 경우에 있어서도, 기준 전압 출력 단자 (102) 는 전압 변동의 영향을 받지 않는다.
그러나, 실제로는 디프레션형 M0S 트랜지스터 (1) 의 채널 길이 변조 효과의 영향에 의해, 기준 전압 출력 단자 (102) 의 전압이 변동하기 때문에, 전원 전압 변동 제거비가 큰 기준 전압 회로를 구성하는 것이 곤란해진다. 채널 길이 변조 효과를 억제하여, 짧은 주기에서의 전원 전압 변동이 기준 전압으로 돌아 들어오는 것을 억제하기 위하여, 도 3 에 나타낸 바와 같은 회로가, 또한, 이용되고 있다.
도 3 의 기준 전압 회로는, 전원 전압 공급 단자 (101) 와의 사이에, 백게이트 단자를 접지 전위로 하여 게이트 단자에 바이어스 전압 공급 수단 (201) 을 접속한 디프레션형 MOS 트랜지스터 (3) 를 형성하고 있다.
디프레션형 MOS 트랜지스터 (3) 는, 소위 캐스코드 회로로서 동작하고, 전원 전압 공급 단자 (101) 의 전압 변동에 대하여, ED 형 기준 전압 회로 (200) 에 대한 공급 전압이 일정해지도록 동작한다. 바이어스 전압 공급 수단 (201) 의 실제의 구성으로서, 기준 전압 회로 및 전자 기기 (일본 공개특허공보 2003-295957호) 의 도 1 이 있다. 일본 공개특허공보 2003-295957호의 도 1 과 동등한 회로를 도 4 에 나타낸다.
이 회로는, 2 계통의 기준 전압 출력을 갖는 기준 전압 회로이며, ED 형 기준 전압 회로 (200) 에 착안한 경우, ED 형 기준 전압 회로 (200) 에 대하여 캐스 코드 동작하는 디프레션형 MOS 트랜지스터 (3) 가 접속되어 있고, 디프레션형 MOS 트랜지스터 (3) 에 대하여 디프레션형 MOS 트랜지스터 (6), 인핸스먼트형 MOS 트랜지스터 (7) 및 디프레션형 MOS 트랜지스터 (8) 로 이루어지는 바이어스 전압 공급 수단 (201) 이 접속되어 있다고 고려할 수 있다. 마찬가지로, 디프레션형 M0S 트랜지스터 (8) 에 대하여 디프레션형 MOS 트랜지스터 (1), 인핸스먼트형 MOS 트랜지스터 (2) 및 디프레션형 MOS 트랜지스터 (3) 로 이루어지는 바이어스 전압 공급 수단이 접속되어 있다고 간주할 수 있다.
최근, 휴대 기기의 보급 등에 의해, 동일 용량의 전지로 보다 장시간 동작 가능해지는, 회로의 저소비 전력화의 요구가 높아지고 있다. 그에 수반하여, 기준 전압 회로에 있어서도 종래와 동등 이상의 성능으로, 저전압에서 동작 가능한 구성이 유리하다.
도 4 의 회로에 있어서, 모든 트랜지스터의 백게이트 단자가 접지 전위일 때, 전원 전압 변동 제거비가 악화되지 않는 최저의 동작 전압을 고려한다. 이를 위해서는, 구성되는 모든 트랜지스터가 포화 동작할 필요가 있다.
여기서, 디프레션형 MOS 트랜지스터 (3 및 8) 의 게이트·소스간 전압은, 2개의 ED 형 기준 전압 회로 및 각각의 캐스코드 동작하는 디프레션형 트랜지스터 (3 및 8) 의 특성이 각각 동등한 경우에 0 이 된다. 따라서, 최저 동작 전압 VDD(min) 는 다음 식으로 표시된다.
VDD(min)=Vref+｜VT2(VSB2=Vref)｜+｜VT3(VSB3=Vref+｜VT2(VSB2=Vref)｜)｜--- (식 1)
여기서, Vref 는 기준 전압 출력 단자 (102) 의 출력 전압, VT2(VSB2=Vref) 는 소스-백게이트간 전압이 Vref 일 때의 디프레션형 MOS 트랜지스터 (1) 의 임계치 전압, VT3(VSB3=Vref+｜VT2(SB2=Vref)｜) 는 소스-백게이트간 전압이 Vref+｜VT2(VSB2=Vref)｜ 일 때의 MOS 트랜지스터 (3) 의 임계치 전압을 나타내고 있다.
전원 전압이 식 1 로 표시되는 VDD(min) 보다 저하되면, 캐스코드 동작하는 디프레션형 MOS 트랜지스터 (3 및 8) 이 비포화 동작이 되고, 따라서 출력 저항은 작아져 전원 전압 변동 제거비는 현저히 악화된다.
본 발명의 목적은, 상기 문제점을 해소하기 위하여 이루어진 것으로서, 보다 낮은 동작 전압으로, 종래의 회로와 동등 이상의 전원 전압 변동 제거비를 갖는 캐스코드 회로를 이용한 기준 전압 회로 및 전자 기기를 제공하는 것이다.
과제를 해결하기 위한 수단
본 발명은, 상기 목적을 달성하기 위하여, 캐스코드 회로로서 동작하는 N 형 채널의 디프레션 M0S 트랜지스터의 소스 전위에 대하여 게이트 전위보다 낮고, 혹은 캐스코드 회로로서 동작하는 P 형 채널의 디프레션 M0S 트랜지스터의 소스 전위에 대하여 게이트 전위보다 높게 인가하는 것이 가능한 바이어스 전압 공급 수단을 구비하고, 그 트랜지스터의 포화 동작에 필요한 최저 전압의 절대치를 작게 함으로 써, 전원 전압 변동 제거비를 악화시키지 않고, 기준 전압 회로로서의 최저 동작 전압을 낮게 할 수 있는 구성으로 하였다.
또한, 본 발명에서는, 캐스코드 회로의 부하로서 동작하는 회로에 흐르는 전류를 제어 전류원에 의해 검출하고, 그 제어 전류원의 전류를 이용하여, 캐스코드 회로의 바이어스 전압을 결정하기 때문에, 프로세스 편차에 의한 바이어스 전압의 변동을 억제하는 구성으로 하였다.
발명을 실시하기 위한 최선의 형태
[실시예 1]
도 1 은, 본 발명의 캐스코드 회로를 이용한 반도체 장치의 제 1 실시예를 나타내는 회로도이다. N 형 채널 디프레션형 트랜지스터 (1) 그리고 N 형 채널 인핸스먼트형 MOS 트랜지스터 (2) 는 ED 형 기준 전압 회로 (200) 를 구성하고 있고, ED 형 기준 전압 회로 (200) 에 대하여 직렬로 캐스코드 회로로서 동작하는 N 형 채널 디프레션형 트랜지스터 (3) 가 접속되어 있다. N 형 채널 인핸스먼트형 MOS 트랜지스터 (2) 에 병렬로 제어 전류원인 N 형 채널 인핸스먼트형 MOS 트랜지스터 (4) 가 접속되고, 게이트 단자와 소스 단자가 접속된 N 형 채널 디프레션형 MOS 트랜지스터 (5) 가 N 형 채널 인핸스먼트형 MOS 트랜지스터 (4) 에 직렬로 접속되어 있다. 또한, N 형 채널 디프레션형 MOS 트랜지스터 (5) 의 소스 단자가 N 형 채널 디프레션형 트랜지스터 (3) 의 게이트 단자에 접속되고, N 형 채널 인핸스먼트형 MOS 트랜지스터 (4) 및 N 형 채널 디프레션형 MOS 트랜지스터 (5) 는, 캐스코드 회로로서 동작하는 N 형 채널 디프레션형 트랜지스터 (3) 에 대하여 일정한 바이어스 전압을 공급하는 바이어스 전압 공급 수단 (201) 이 된다.
상기 기술한 회로에 있어서, N 형 채널 인핸스먼트형 MOS 트랜지스터 (2 및 4) 및 N 형 채널 디프레션형 MOS 트랜지스터 (3 및 5) 의 특성 및 트랜스컨덕턴스 계수도 동등한 경우에는, 각각의 디프레션형 트랜지스터의 소스·백게이트간 전압-드레인 전류 특성이 동등해지고, 또한 드레인 전류가 동등해지기 때문에, 각각의 디프레션형 트랜지스터의 소스 전위는 동등해진다.
여기서, N 형 채널 인핸스먼트형 MOS 트랜지스터 (2) 의 트랜스컨덕턴스 계수에 대하여, L 길이를 고정시키고 W 길이를 크게 하는 등에 의해 N 형 채널 인핸스먼트형 MOS 트랜지스터 (4) 의 트랜지스터의 트랜스컨덕턴스 계수를 크게 함으로써, N 형 채널 디프레션형 MOS 트랜지스터 (3) 의 소스 전위보다 MOS 트랜지스터 (5) 의 소스 전위를 낮추는 것이 가능해진다.
혹은, N 형 채널 디프레션형 MOS 트랜지스터 (3) 의 트랜스컨덕턴스 계수에 대하여 N 형 채널 디프레션형 MOS 트랜지스터 (5) 의 트랜지스터의 트랜스컨덕턴스 계수를 작게 함으로써, N 형 채널 디프레션형 MOS 트랜지스터 (3) 의 소스 전위보다 N 형 채널 디프레션형 MOS 트랜지스터 (5) 의 소스 전위를 낮추는 것이 가능해진다.
혹은, 상기의 양방을 실시함으로써, N 형 채널 디프레션형 MOS 트랜지스터 (3) 의 소스 전위보다 N 형 채널 디프레션형 MOS 트랜지스터 (5) 의 소스 전위를 낮추는 것이 가능해진다.
상기 기술한 바와 같은 구성을 취함으로써, 기준 전압 회로의 최저 동작 전 압 VDD(min) 는, 다음 식으로 표시된다.
VDD(min)=Vref+｜VT2(VSB2=Vref)｜+｜VT3(VSB3=Vref+｜VT2(VSB2=Vref)｜)｜+Vgs3 --- (식 2)
여기서, Vref 는 기준 전압 출력 단자 (102) 의 출력 전압, VT2(VSB2=Vref) 는 소스-백게이트간 전압이 Vref 일 때의 디프레션형 MOS 트랜지스터 (1) 의 임계치 전압, VT3(VSB3=Vref+｜VT2(VSB2=Vref)｜) 는 소스-백게이트간 전압이 Vref+｜VT2(VSB2=Vref)｜ 일 때의 MOS 트랜지스터 (3) 의 임계치 전압, Vgs3 은 MOS 트랜지스터 (3) 의 게이트-소스간 전압을 나타내고 있다.
이 때, N 형 채널 디프레션형 MOS 트랜지스터 (3) 의 소스 전위보다 MOS 트랜지스터 (5) 의 소스 전위 쪽이 낮으므로 Vgs3<0 이 되어, 종래의 구성보다 최저 동작 전압 VDD(min) 를 낮추는 것이 가능해진다.
또한, 본 발명의 캐스코드 회로는, 도 1 의 기준 전압 회로에 이용할 뿐만 아니라, 도 5 에 나타낸 바와 같은 소스 폴로어 회로에 이용함으로써, 동일한 효과를 얻을 수 있다.
[실시예 2]
도 6 은, 본 발명의 캐스코드 회로를 이용한 반도체 장치의 제 2 실시예를 나타내는 회로도이다.
N 형 채널 디프레션형 트랜지스터 (1), N 형 채널 디프레션형 트랜지스터 (9), N 형 채널 인핸스먼트형 MOS 트랜지스터 (2) 그리고 저항군 (11) 으로 구성되는 ED 형 기준 전압 회로 (203) 에 대하여, 캐스코드 회로로서 동작하는 N 형 채널 디프레션형 트랜지스터 (10 및 3) 을 접속한 회로 구성이다.
저항군 (11) 에 대하여 병렬로 제어 전류원인 N 형 채널 인핸스먼트형 MOS 트랜지스터 (4) 가 접속되어 있고, 추가로 N 형 채널 인핸스먼트형 MOS 트랜지스터 (4) 에 직렬로, 게이트 단자와 소스 단자가 접속된 N 형 채널 디프레션형 MOS 트랜지스터 (5) 가 접속되어 있다.
또한, N 형 채널 디프레션형 MOS 트랜지스터 (5) 의 소스 단자가 N 형 채널 디프레션형 트랜지스터 (10 및 3) 의 게이트 단자에 접속되고, N 형 채널 인핸스먼트형 MOS 트랜지스터 (4) 및 N 형 채널 디프레션형 MOS 트랜지스터 (5) 는, 캐스코드 회로로서 동작하는 N 형 채널 디프레션형 트랜지스터 (10 및 3) 에 대하여 일정한 바이어스 전압을 공급하는 바이어스 전압 공급 수단 (201) 이 된다.
이 회로에 있어서도, N 형 채널 디프레션형 MOS 트랜지스터 (3) 의 트랜스컨덕턴스 계수에 대하여 N 형 채널 디프레션형 MOS 트랜지스터 (5) 의 트랜스컨덕턴스 계수를 작게 함으로써, N 형 채널 디프레션형 MOS 트랜지스터 (3) 의 소스 전위보다 MOS 트랜지스터 (5) 의 소스 전위를 낮추는 것이 가능해진다. 이와 같이 구성함으로써, 기준 전압 회로의 최저 동작 전압 VDD(min) 는, 실시예 1 과 마찬가지로 식 2 로 표시되고, N 형 채널 디프레션형 MOS 트랜지스터 (3) 의 소스 전위보다 MOS 트랜지스터 (5) 의 소스 전위 쪽이 낮으므로 Vgs3<0 이 되어, 종래의 구성보다 최저 동작 전압 VDD(min) 를 낮추는 것이 가능해진다.
또한, 트랜지스터의 트랜스 컨덕터의 관계는 제 1 실시예와 동일하게 구성해도, 동일한 효과가 얻어진다.
[실시예 3]
도 7 은, 본 발명의 캐스코드 회로를 이용한 반도체 장치의 제 ３ 실시예를 나타내는 회로도이다.
제 2 실시예와 마찬가지로, N 형 채널 디프레션형 트랜지스터 (1), N 형 채널 디프레션형 트랜지스터 (9), N 형 채널 인핸스먼트형 MOS 트랜지스터 (2) 그리고 저항군 (11) 으로 구성되는 ED 형 기준 전압 회로 (203) 에 대하여, 캐스코드 회로로서 동작하는 N 형 채널 디프레션형 트랜지스터 (3) 가 접속되어 있고, N 형 채널 디프레션형 트랜지스터 (3) 의 소스 단자에 캐스코드 회로로서 동작하는 N 형 채널 디프레션형 트랜지스터 (10) 의 게이트를 접속한 회로 구성이다.
저항군 (11) 에 대하여 병렬로 제어 전류원인 N 형 채널 인핸스먼트형 MOS 트랜지스터 (4) 가 접속되어 있고, 추가로 N 형 채널 인핸스먼트형 MOS 트랜지스터 (4) 에 직렬로, 게이트 단자와 소스 단자가 접속된 N 형 채널 디프레션형 MOS 트랜지스터 (5) 가 접속되어 있다.
또한, N 형 채널 디프레션형 MOS 트랜지스터 (5) 의 소스 단자가 N 형 채널 디프레션형 트랜지스터 (3) 의 게이트 단자에 접속되고, N 형 채널 인핸스먼트형 MOS 트랜지스터 (4) 및 N 형 채널 디프레션형 MOS 트랜지스터 (5) 는, 캐스코드 회 로로서 동작하는 N 형 채널 디프레션형 트랜지스터 (3) 에 대하여 일정한 바이어스 전압을 공급하는 바이어스 전압 공급 수단 (201) 이 된다.
이 회로에 있어서도, N 형 채널 디프레션형 MOS 트랜지스터 (3) 의 트랜스컨덕턴스 계수에 대하여 N 형 채널 디프레션형 MOS 트랜지스터 (5) 의 트랜지스터의 트랜스컨덕턴스 계수를 작게 함으로써, N 형 채널 디프레션형 MOS 트랜지스터 (3) 의 소스 전위보다 MOS 트랜지스터 (5) 의 소스 전위를 낮추는 것이 가능해진다. 이와 같이 구성함으로써, 이 기준 전압 회로의 최저 동작 전압 VDD(min) 은, 실시예 1 과 마찬가지로 식 2 로 표시되고, N 형 채널 디프레션형 MOS 트랜지스터 (3) 의 소스 전위보다 MOS 트랜지스터 (5) 의 소스 전위 쪽이 낮으므로 Vgs3<0 이 되어, 종래의 구성보다 최저 동작 전압 VDD(min) 를 낮추는 것이 가능해진다.
본 발명의 기준 전압 회로는, 종래의 회로와 비교하여, 전원 전압 변동 제거비를 악화시키지 않고, 보다 낮은 전원 전압으로 동작하는 기준 전압 회로를 제공할 수 있다.

Claims (19)

  1. 소스와 게이트를 접속한 제 1 의 N 형 채널 디프레션형 (depletion type) MOS 트랜지스터,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 게이트와 게이트를 접속하고, 소스에 접속한 부하 회로에 전원을 공급하는 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터, 및
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스에 접속되고, 상기 부하 회로에 흐르는 전류에 의해 제어되는 제어 전류원을 가진 캐스코드 회로로서,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 드레인-소스간 전압이 임계치 전압보다 높고, 또한 기판 전위를 소스 전위보다 낮아지도록 설정하고,
    상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 드레인-소스간 전압이 임계치 전압보다 높고, 또한 기판 전위를 소스 전위보다 낮아지도록 설정한, 캐스코드 회로.
  2. 제 1 항에 있어서,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터와 상기 제 2 의 N 형 채널 디프레션형 M0S 트랜지스터의 기판 전위를 접지하여 구성한, 캐스코드 회로.
  3. 제 1 항에 있어서,
    상기 제어 전류원은, 상기 부하 회로와 게이트를 접속하고, 상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 1 의 N 형 채널 인핸스먼트형 (enhancement type) M0S 트랜지스터인, 캐스코드 회로.
  4. 제 3 항에 기재된 캐스코드 회로를 구비한 반도체 장치로서,
    상기 부하 회로는,
    상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속하고, 소스와 게이트를 접속한 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터와,
    상기 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인 및 게이트를 접속한 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터로 구성된 기준 전압 회로인, 반도체 장치.
  5. 제 3 항에 기재된 캐스코드 회로를 구비한 반도체 장치로서,
    상기 부하 회로는,
    상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 3 의 N 형 채널 인핸스먼트형 MOS 트랜지스터와,
    상기 제 3 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 소스와 드레인 및 게이트를 접속한 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터로 구성된 소스 폴로어 회로인, 반도체 장치.
  6. 소스와 게이트를 접속한 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 게이트와 게이트를 접 속한 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터,
    상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속하고, 소스와 게이트를 접속한 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터,
    상기 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 게이트와 게이트를 접속한 제 4 의 N 형 채널 디프레션형 MOS 트랜지스터,
    상기 제 4 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속하고, 상기 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 게이트를 접속한 제 5 의 N 형 채널 디프레션형 MOS 트랜지스터, 및
    상기 제 1 및 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 게이트, 및 상기 제 5 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스에 접속한 직렬 접속된 복수의 저항으로 이루어지고, 상기 직렬 접속된 복수의 저항의 임의의 분할점으로부터 양의 정전압을 출력하도록 구성한 캐스코드 회로를 구비한 반도체 장치로서,
    상기 모든 M0S 트랜지스터의 기판 전위를 접지하여 구성한 캐스코드 회로를 구비한, 반도체 장치.
  7. 소스와 게이트를 접속한 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 게이트와 게이트를 접속한 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터,
    상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속하고, 소스와 게이트를 접속한 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터,
    상기 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터,
    상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 게이트를 접속한 제 4 의 N 형 채널 디프레션형 MOS 트랜지스터,
    상기 제 4 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속하고, 상기 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 게이트를 접속한 제 5 의 N 형 채널 디프레션형 MOS 트랜지스터, 및
    상기 제 1 및 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 게이트와, 상기 제 5 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스에 접속한 직렬 접속된 복수의 저항으로 이루어지고, 상기 직렬 접속된 복수의 저항의 임의의 분할점으로부터 양의 정전압을 출력하도록 구성한 캐스코드 회로를 구비한 반도체 장치로서,
    상기 모든 M0S 트랜지스터의 기판 전위를 접지하여 구성한 캐스코드 회로를 구비한, 반도체 장치.
  8. 제 4 항에 있어서,
    상기 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 크게 한, 반도체 장치.
  9. 제 5 항에 있어서,
    상기 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 크게 한, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 크게 한, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 크게 한, 반도체 장치.
  12. 제 4 항에 있어서,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 작게 한, 반도체 장치.
  13. 제 5 항에 있어서,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 작게 한, 반도체 장치.
  14. 제 6 항에 있어서,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 작게 한, 반도체 장치.
  15. 제 7 항에 있어서,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 작게 한, 반도체 장치.
  16. 제 4 항에 있어서,
    상기 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 크게 하고,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 작게 한, 반도체 장치.
  17. 제 5 항에 있어서,
    상기 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 크게 하고,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 작게 한, 반도체 장치.
  18. 제 6 항에 있어서,
    상기 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 크게 하고,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 작게 한, 반도체 장치.
  19. 제 7 항에 있어서,
    상기 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 크게 하고,
    상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 작게 한, 반도체 장치.
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