KR19980021154A

KR19980021154A - 기준 전압 발생 회로

Info

Publication number: KR19980021154A
Application number: KR1019960039902A
Authority: KR
Inventors: 박종민; 정태성
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-09-13
Filing date: 1996-09-13
Publication date: 1998-06-25
Also published as: TW340224B; US6040735A; JP3709059B2; KR100253645B1; JPH10116129A

Abstract

반도체 장치 등에서 외부 전원 전압을 소정의 기준 전압으로 변환하여 출력하는 기준 전압 발생 회로는 동일한 채널 도전형의 트랜지스터들 만을 가지며, 저항체에 의해 하나의 트랜지스터가 서브 드레솔드 영역에서 동작한다. 이로써, 이 기준 전압 발생 회로는 공정 상의 변화에 민감하지 않고 안정된 동작 특성을 진다. 또한, 양의 온도 계수를 가지는 트랜지스터와 음의 온도 계수를 가지는 트랜지스터의 상쇄 작용에 의해 이 기준 전압 발생 회로의 온도 보상이 이루어진다.

Description

기준 전압 발생 회로(REFERENCE VOLTAGE GENERATING CIRCUIT)

본 발명은 기준 전압 발생 회로에 관한 것으로, 더 구체적으로는 반도체 장치용 기준 전압 발생 회로에 관한 것이다.

반도체 장치의 소형화 및 고집적화 추세에 따라서, 반도체 장치의 외부로부터 공급되는 전원 전압보다 소정의 레벨이 낮은 내부 전원 전압을 사용하는 장치가 일반화되고 있다. 따라서, 최근에 들어서는 이러한 내부 전원 전압의 발생을 위한 기준이 되는 정전압(constant voltage)인 기준 전압을 공급하는 기준 전압 발생 회로에 대한 연구가 활발히 진행되고 있다. 상기 기준 전압의 설계에 있어서, 가장 역점을 두고 고려해야 할 사항은 온도 및 외부 전원 전압의 변화 그리고 다양한 공정 상의 변화(process variations) 등에 무관하게 상기 기준 전압이 안정한 전압 레벨을 유지할 수 있도록 하는 것이다. 한국 특허 공고 번호 제 94-7298 호에는, 이와 같은 설계 조건을 만족시키는 종래의 기준 전압 발생 기술이 개시되어 있다.

도 1은 상기 문헌에 게재된 종래의 기준 전압 발생 회로를 보여주고 있다. 제 1 도를 참조하면, 외부 전원 전압(Vcc)과 접지 전압(Vss) 사이에, 저항기(resistor)들(10), (12), 그리고 N 형 채널 금속 산화물 반도체 전계 효과 트랜지스터(N-type channel Metal Oxide Semiconductor Field Effect Transistor; 이하, 'NMOS 트랜지스터'라 함)(14)의 드레인-소오스 채널(drain-to-source channel)이 직렬로 연결된다. 상기 NMOS 트랜지스터(14)의 게이트(gate) 단자는 상기 저항기들(10), (12)의 연결 노드(junction node)(11)에 연결된다. 상기 노드(11)과 접지 전압(Vss)의 사이에는 P 형 채널 금속 산화물 반도체 전계 효과 트랜지스터(이하, 'PMOS 트랜지스터'라 함)(16)의 소오스-드레인 채널이 연결된다. 상기 PMOS 트랜지스터(16)의 게이트 단자는 상기 NMOS 트랜지스터(14)의 드레인 단자인 노드(13)에 연결되고, 상기 PMOS 트랜지스터(16)의 소오스 단자와 벌크 바이어스(bulk bias) 단자는 노드(11)에 연결된다.

이상과 같이 CMOS 기술을 사용한 종래의 기준 전압 발생 회로에서, 외부 전원 전압(Vcc)이 공급되면, 저항기(10)을 통하여 전류(I₁₀)이 흐르고, 저항기(12)를 통해서는 전류(I₁₂)가 그리고 PMOS 트랜지스터(16)의 드레인-소오스 채널을 통해서는 전류(I₁₆)이 각각 흐른다. 이때, 전류(I₁₂)와 전류 (I₁₆)의 합은 전류(I₁₀)과 동일하다. 일반적으로, 우수한 특성을 갖는 기준 전압 발생 회로를 얻기 위해서는, 잘 알려져 있는 바와 같이, 상기 PMOS 트랜지스터(16)가 상대적으로 매우 큰 폭을 가지도록 설계되어야 하는 데, 이로 인해, 상기 PMOS 트랜지스터(16)는 이른바 서브 드레솔드 영역(sub-threshold region)에서 동작하게 된다. 즉, 상기 PMOS 트랜지스터(16)의 게이트 단자의 전압은 노드(11)의 전압에 비해 상기 PMOS 트랜지스터(16)의 드레솔드 전압보다 낮은 동작 조건 하에 있게 된다. 이와 같은 종래의 CMOS 기준 전압 발생 회로의 동작에 대해 보다 상세히 설명하면 다음과 같다.

먼저, 저항기(10)을 통하여 흐르는 전류(I₁₀)은 다음의 식 (1)과 같다.

…………(1)

한편, NMOS 트랜지스터(14)는 포화 영역(saturation region)에서 동작한다. 따라서, 저항기(12)를 통하여 흐르는 전류(I₁₂)는 다음의 식 (2)로 표시될 수 있다.

…………(2)

상기 식 (1), (2)에서, Vref는 노드(11)의 전압인 기준 전압, Vx는 노드(13)의 전압이며, βn은 상기 NMOS 트랜지스터(14)의 채널의 폭, 길이, 캐리어(carrer)들의 이동도(mobility) 및 게이트-채널 사이의 절연막의 두께에 의해 결정되는 상수이고, Vtn은 상기 NMOS 트랜지스터(14)의 드레솔드 전압이다.

앞에서 기술한 바와 같이, PMOS 트랜지스터(16)는 서브 드레솔드 영역에서 동작하므로, 상기 트랜지스터(16)를 통하여 흐르는 전류(I₁₆)은 다음과 같은 일반화된 서브 드레솔드 영역에서의 전류 식(Phillip E. Allen이 저술한 CMOS Analog Circuit Design의 페이지 124 내지 127 참조)으로 표시될 수 있다.

………(3A)

상기 식 (3A)에서, Ido는 상수이고, W와 L은 상기 PMOS 트랜지스터(16)의 채널의 폭과 길이이고, Vs, Vg 및 Vd는 각각 상기 PMOS 트랜지스터(16)의 소오스-벌크 전압, 게이트-벌크 전압 및 드레인-벌크 전압이다.

한편, 종래의 기준 전압 발생 회로에서, 상기 PMOS 트랜지스터(16)는 NMOS 트랜지스터(14)와 마찬가지로 포화 영역에서 동작하고, 그것의 드레인-소오스 전압(Vds)은 약 1.2 V 정도이다. 따라서, Vds(∼1.2V) 3V_T(V_T=kT/q)이므로 상기 식 (3A)에서 Vd에 비례하는 지수 항(exponential term)는 무시되고, 소오스 전압(Vs)는 접지 전압(Vss)과 동일하므로 식 (3A)는 다음의 식 (3B)와 같이 간략화될 수 있다.

………(3B)

또한, 상기 식 (2)로부터, Vx는 아래의 식 (4)와 같이 표시된다.

…………(4)

이상의 식들을 I₁₀- I₁₂= I₁₆에 대입하면, 다음의 식 (5)가 얻어진다. …(5)

도 1에 도시된 종래의 기준 전압 발생 회로에서는, 외부 전원 전압의 변화에 대하여, NMOS 트랜지스터(14)와 PMOS 트랜지스터(16)에 의한 저원 전압 보상(power source voltage compensation)이 이루어진다. 예를 들어, 외부 전원 전압(Vcc)의 레벨이 상승하게 되면, 상기 외부 전원 전압(Vcc)와 저항(10)에 의해 노드(11)의 기준 전압(Vref)이 소폭 상승하게 된다. 따라서, 외부 전원 전압(Vcc)이 상승하면, 식(5)에서, 전류 I₁₀에 대응하는 항의 값은 상당히 증가하게 되고, 전류 I₁₂에 대응하는 항의 값은 노드(11)의 기준 전압(Vref)의 소폭 증가로 약간만 상승하게 된다. 이로써, 상기 식(5)의 좌변 항은 상당한 폭으로 증가하게 된다.

한편, 서브 드레솔드 영역에서 동작하는 PMOS 트랜지스터(16)를 통하여 흐르는 전류 I₁₆에 대응하는 항의 값은 기준 전압(Vref)의 소폭 증가에 의해서도 상당한 폭으로 증가한다. 이로써 상기 식(5)의 우변 항의 값이 상당한 폭으로 증가하게 되어 좌변의 항과 동일하게 된다. 따라서, 종래의 CMOS 기준 전압 발생 회로는 외부 전원 전압(Vcc)의 레벨이 상승하거나 하강하더라도 기준 전압은 안정화될 수 있다.

도 2는 외부 전원 전압(Vcc)의 변화에 따라서 상기 식 (5)의 좌변(left side)의 전류(I₁₀- I₁₂)와 우변(right side)의 전류(I₁₆)를 상용 소프트웨어(commercialware)를 이용하여 각각 도시한 것이다. 도 2에서, Y-축의 눈금(scale)은 각 변의 전류에 대한 임의의 로그 눈금(log scale)이고, 상기 식 (5)의 좌변의 전류(I₁₀- I₁₂)와 우변의 전류(I₁₆)가 교차하는 점의 전압이 기준 전압(Vref)이다. 도 2를 참조하면, 외부 전원 전압(Vcc)이 2, 3, 4 및 5 V로 각각 변해도 기준 전압(Vref)은 거의 변하지 않음을 볼 수 있다.

도 1에 도시된 종래의 CMOS 기준 전압 발생 회로에서는, 주변의 온도 변화에 따른 회로의 온도 보상(temperature compensation)이 이루어진다. 이 온도 보상은 NMOS 트랜지스터(14)와 PMOS 트랜지스터(16)에 의해 이루어진다.

예를 들어, 주변의 온도가 상승하면, 상기 NMOS 트랜지스터(14)의 채널을 통해 이동하는 캐리어들의 이동도가 감소하여 상기 트랜지스터(14)의 채널 저항(channel resistance)이 증가한다. 이와 같이, NMOS 트랜지스터(14)의 채널 저항은 양(positive)의 온도 계수(temperature coefficient)를 가진다. 따라서, 주변의 온도가 상승하면, 상기 식 (5)에서, 전류 (I₁₂)에 대응하는 항(item) 즉,의 값이 감소하여 좌변의 값은 증가한다.

한편, 서브 드레솔드 영역에서 동작하는 PMOS 트랜지스터(16)의 드레솔드 전압(Vtp)의 절대치가 음의 온도 계수를 가진다는 것(즉, 온도가 상승할 때 PMOS 트랜지스터(16)의 채널을 통하여 흐르는 전류가 증가한다는 것)은 이 기술 분야에서 잘 알려져 있는 사실이다. 따라서, 상기 식(5)에서, 전류 (I₁₆)에 대응하는 우변 항의 값이 증가한다.

이상과 같이, 주변의 온도가 상승하면, 양의 온도 계수를 가지는 NMOS 트랜지스터(14)와 음의 온도 계수를 가지는 PMOS 트랜지스터(16)의 상쇄 작용(counterbalance)에 의해 기준 전압(Vref)이 일정한 레벨의 전압으로 유지된다. 이와는 반대로, 온도가 하강하면, NMOS 트랜지스터(14)의 채널 저항이 감소하여 상기 식 (5)의 좌변의 값이 감소하고 서브 드레솔드 영역에서 동작하는 PMOS 트랜지스터(16)에 의해 상기 식 (5)의 우변의 값 역시 감소하므로, 기준 전압(Vref)은 안정적으로 유지된다.

도 3은 온도(Temp)의 변화에 따라서 상기 식 (5)의 좌변의 전류(I₁₀- I₁₂)와 우변의 전류(I₁₆)를 상용 소프트웨어를 이용하여 각각 도시한 것이다. 도 3에서, Y-축의 눈금은 각 변의 전류에 대한 임의의 로그 눈금이고, 상기 식 (5)의 좌변의 전류(I₁₀- I₁₂)와 우변의 전류(I₁₆)가 교차하는 점의 전압이 기준 전압(Vref)이다. 도 3을 참조하면, 주변의 온도가 변해도 기준 전압(Vref)은 거의 변하지 않음을 볼 수 있다.

도 4는 종래의 CMOS 기준 전압 발생 회로의 전원 전압(Vcc) 대(對) 기준 전압(Vref) 특성 곡선을 보여주는 도면으로서, 주변의 온도 및 전압의 변화에 따른 기준 전압(Vref)의 변화를 보여주고 있다. 상기 도면에서, A 내지 C는 각각 0℃, 25℃, 100℃일 때의 기준 전압의 변화를 보여주는 그래프들이다. 상기 도면을 참조하면, 주변의 온도 및 전원 전압의 변화에 기준 전압(Vref)는 거의 변하지 않음을 볼 수 있다.

그러나, 상술한 종래의 CMOS 기준 전압 발생 기술에 따르면, 반도체 장치 제조 공정 상의 변화로 인해, NMOS 트랜지스터(14)의 드레솔드 전압(Vtn)과 PMOS 트랜지스터(16)의 드레솔드 전압(Vtp)이 쉽게 변할 수 있다. 이와 같은 CMOS 회로에서 드레솔드 전압의 변화가 발생되면, 도 5에 도시된 바와 같이, 기준 전압(Vref)의 레벨이 변하게 되어 반도체 장치의 효율과 신뢰성을 저하시키는 문제가 야기된다. 또한, 종래의 기술에 따르면, 회로의 제조를 위해서는 CMOS 제조 공정이 수행되어야 하므로, 단일 도전형의 트랜지스터들로 이루어지는 회로의 제조에 비해 공정이 복잡하고, 공정 변화 문제(parametric processing problems)가 발생할 가능성이 높다.

본 발명의 목적은 주변의 온도와 외부 전원 전압의 변화에 적응하여 안정된 기준 전압을 발생하는 기준 전압 발생 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 공정 상의 변화에 민감하지 않은 동작 특성을 가지는 기준 전압 발생 회로를 제공하는 것이다.

도 1은 종래의 CMOS 기준 전압 발생 회로를 보여주는 회로도;

도 2는 도 1에 도시된 회로에서 외부 전원 전압의 변화에 따른 기준 전압의 변화를 보여주는 도면;

도 3은 도 1에 도시된 회로에서 온도의 변화에 따른 기준 전압의 변화를 보여주는 도면;

도 4는 도 1에 도시된 회로에서 외부 전원 전압-기준 전압 특성 곡선을 보여주는 도면;

도 5는 도 1에 도시된 회로의 제조 공정 상의 변화로 인해 CMOS 트랜지스터들의 드레솔드 전압이 변했을 때 기준 전압의 변화를 보여주는 도면;

도 6은 본 발명의 바람직한 실시예에 따른 기준 전압 발생 회로를 보여주는 회로도;

도 7은 본 발명의 바람직한 실시예에 따른 기준 전압 발생 회로의 외부 전원 전압 대 기준 전압의 특성 곡선을 보여주는 도면;

도 8은 본 발명의 바람직한 실시예에 따른 기준 전압 발생 회로와 종래의 CMOS 기준 전압 발생 회로에 대하여 PMOS 트랜지스터의 드레솔드 전압, NMOS 트랜지스터의 드레솔드 전압 및 외부 전원 전압를 가변하여 시뮬레이션한 결과를 보여주는 도면;

도 9는 본 발명의 바람직한 실시예에 따른 기준 전압 발생 회로의 외부 전원 전압 대 기준 전압의 변화 특성을 보여주는 도면.

상기 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 외부로부터 공급되는 제 1 레벨의 외부 전원 전압(external source voltage)을 이용하여 제 2 레벨의 기준 전압(reference voltage)을 발생하는 기준 전압 발생 회로는: 상기 외부 전원 전압에 연결되는 제 1 단자와; 제 1 노드와; 상기 기준 전압을 출력하기 위한 제 2 단자와; 접지 전압에 연결되는 제 3 단자와; 상기 제 1 단자와 상기 제 1 노드 사이에 연결되는 제 1 저항기와; 상기 제 1 노드와 상기 제 2 단자 사이에 연결되는 제 2 저항기와; 제 2 노드와; 상기 제 2 단자와 상기 제 2 노드 사이에 연결되는 채널과, 상기 제 1 노드에 연결되는 게이트를 가지는 소정의 도전형(conductivity type)의 제 1 전계 효과 트랜지스터와; 상기 제 2 노드와 상기 제 3 단자 사이에 연결되는 제 3 저항기 및; 상기 제 1 노드와 상기 제 3 단자 사이에 연결되는 채널과, 상기 제 2 노드에 연결되는 게이트를 가지는 상기 소정의 도전형의 제 2 전계 효과 트랜지스터를 포함한다.

본 발명의 다른 특징에 따르면, 제 1 레벨의 제 1 전압을 제 2 레벨의 제 2 전압으로 변환하고, 상기 제 2 전압을 기준 전압으로서 출력하는 기준 전압 발생 회로는: 상기 제 1 전압에 연결되는 제 1 단자와; 제 1 노드와; 상기 제 2 전압을 출력하기 위한 제 2 단자와; 접지 전압에 연결되는 제 3 단자와; 상기 제 1 단자와 상기 제 1 노드 사이에 연결되는 제 1 저항 수단과; 상기 제 1 노드와 상기 제 2 단자 사이에 연결되는 제 2 저항 수단과; 제 2 노드와; 상기 제 2 단자와 상기 제 2 노드 사이에 연결되고, 상기 제 1 노드의 전압 레벨에 따라서 상기 제 2 전압의 레벨을 제어하는 제 1 전압 레벨 제어 수단(voltage level control means)과, 상기 제 2 노드와 상기 제 3 단자 사이에 연결되는 제 3 저항 수단 및; 상기 제 1 노드와 상기 제 3 단자 사이에 연결되고, 상기 제 2 노드의 전압 레벨에 따라서 상기 제 1 노드의 상기 전압 레벨을 제어하는 제 2 전압 레벨 제어 수단을 포함한다.

상기 회로에 있어서, 상기 제 1 전압 레벨 제어 수단은; 상기 제 2 단자와 상기 제 2 노드 사이에 연결되는 전류 통로(current path)와, 상기 제 1 노드에 연결되는 제어 단자를 가지는 소정의 도전형의 전계 효과 트랜지스터이다.

상기 회로에 있어서, 상기 제 2 전압 레벨 제어 수단은; 상기 제 1 노드와 상기 제 3 단자 사이에 연결되는 전류 통로와, 상기 제 2 노드에 연결되는 제어 단자를 가지는 소정의 도전형의 전계 효과 트랜지스터이다.

이상과 같이, 본 발명에 따른 기준 전압 발생 회로는 전압 제어 수단으로서 동일한 채널 도전형의 트랜지스터들 만을 이용하기 때문에 공정 상의 변화에 민감하지 않고 안정된 동작 특성을 가진다. 또한, 상기 제 1 트랜지스터는 양의 온도 계수를 가지고, 상기 제 3 저항체에 의해 제 2 트랜지스터가 서브 드레솔드 영역에서 동작하도록 함으로써 상기 제 2 트랜지스터가 음의 온도 계수를 가지므로, 이들 트랜지스터들의 상호 상쇄 작용에 의해 온도 보상이 이루어진다.

실시예

이하, 첨부된 도면들을 참조하여 본 발명에 따른 기준 전압 발생 회로의 바람직한 실시예를 상세히 설명한다.

도 6은 본 발명의 바람직한 실시예에 따른 기준 전압 발생 회로를 보여주고 있다. 도 6을 참조하면, 본 실시예에 따른 신규한 기준 전압 발생 회로는 전압 제어 수단으로서 동일한 채널 도전형 즉, N 채널 형의 트랜지스터들(24), (28)을 구비한다. 이로써, 공정 상의 변화에 민감하지 않고 안정된 동작 특성을 가지는 기준 전압 발생 회로를 얻을 수 있다. 본 실시예의 기준 전압 발생 회로에서, 트랜지스터(24)의 소오스와 접지 전압(Vss) 사이에 연결된 저항(26)은 트랜지스터(28)이 서브 드레솔드 영역에서 동작하도록 한다. 따라서, 트랜지스터(28)은 음의 온도 계수를 가진다. 이로써, 양의 온도 계수를 가지는 트랜지스터(24)와 음의 온도 계수를 가지는 트랜지스터(26)에 의해 회로의 온도 보상이 이루어진다.

다음에는, 다시, 도 6을 참조하여, 본 실시예의 구성을 상세히 설명한다. 외부 전원 전압(Vcc)과 접지 전압(Vss) 사이에, 순차로, 저항기들(20), (22)와, NMOS 트랜지스터(24)의 전류 통로인 드레인-소오스 채널 및, 저항기(26)이 직렬로 연결된다. 상기 NMOS 트랜지스터(24)의 게이트 단자는 저항기(20)과 저항기(22)의 연결 노드(21)에 연결된다. 그리고 기준 전압(Vref)은 저항기(22)와 NMOS 트랜지스터(24)의 드레인 단자의 연결 노드(25)에 연결된다. 노드(21)과 접지 전압(Vss) 사이에는, NMOS 트랜지스터(28)의 전류 통로인 드레인-소오스 채널이 연결된다. 상기 NMOS 트랜지스터(28)의 게이트 단자는 NMOS 트랜지스터(24)의 소오스 단자와 저항기(26)의 연결 노드(25)에 연결된다. 이상과 같은 구성을 가지는 본 실시예의 동작을 설명하면 다음과 같다.

먼저, 외부 전원 전압(Vcc)의 레벨이 상승하면, 노드(21)의 전압 즉, NMOS 트랜지스터(24)의 게이트 전압이 증가하여 상기 저항(22)을 통하여 흐르는 전류(I₂₂)가 증가한다. 이로써, 상기 트랜지스터(24)의 드레인-소오스 채널을 통하여 흐르는 전류도 증가하므로 기준 전압(Vref)과 노드(25)의 전압 즉, NMOS 트랜지스터(24)의 소오스 전압이 증가한다. 하지만, 노드(25)의 전압이 증가함에 따라, NMOS 트랜지스터(28)의 게이트 전압 역시 증가하므로, 상기 트랜지스터(28)의 드레인-소오스 채널을 통하여 흐르는 전류(I₂₈)가 증가한다. 이로써, 노드(21)의 전압이 감소하여 전류(I₂₂)가 감소한다. 그 결과, NMOS 트랜지스터(24)의 드레인-소오스 채널을 통하여 흐르는 전류가 감소하여 기준 전압(Vref)은 일정한 레벨로 유지된다.

다음, 전원 전압(Vcc)의 레벨이 하강하면, 노드(21)의 전압 즉, NMOS 트랜지스터(24)의 게이트 전압이 감소하여 상기 저항(22)을 통하여 흐르는 전류(I₂₂)가 감소한다. 이로써, 상기 트랜지스터(24)의 드레인-소오스 채널을 통하여 흐르는 전류도 감소하므로 기준 전압(Vref)과 노드(25)의 전압 이 감소한다. 하지만, 노드(25)의 전압이 감소함에 따라, NMOS 트랜지스터(28)의 게이트 전압 역시 감소하므로, 상기 트랜지스터(28)의 드레인-소오스 채널을 통하여 흐르는 전류(I₂₈)가 감소한다. 이로써, 노드(21)의 전압이 증가한다. 그 결과, NMOS 트랜지스터(24)의 드레인-소오스 채널을 통하여 흐르는 전류가 증가하여 기준 전압(Vref)은 일정한 레벨로 유지된다.

이상과 같이, NMOS 트랜지스터(24)는 노드(21)의 전압 레벨에 따라서 기준 전압(Vref)의 레벨을 제어하는 전압 레벨 제어 수단으로서 작용하고, 다른 하나의 NMOS 트랜지스터(26)는 노드(25)의 전압 레벨에 따라서 노드(21)의 전압 레벨을 제어하는 전압 레벨 제어 수단으로서 작용한다. 이로써, 기준 전압(Vref)의 레벨은 일정하게 유지된다.

한편, 본 실시예의 기준 전압 발생 회로에서, NMOS 트랜지스터(28)의 게이트 단자와 접지 전압(Vss) 사이에 연결된 저항(26)은 상기 NMOS 트랜지스터(28)가 음의 온도 계수를 가지는 서브 드레솔드 영역에서 동작하도록 한다. 따라서, 양의 온도 계수를 가지는 상기 NMOS 트랜지스터(24)의 특성과 상기 NMOS 트랜지스터(28)의 특성이 서로 상쇄되므로, 온도 보상이 이루어진다.

도 7은 본 실시예에 따른 기준 전압 발생 회로의 외부 전원 전압 대(vs.) 기준 전압의 특성 곡선을 보여주는 도면으로서, 주변의 온도 및 외부 전원 전압(Vcc)의 변화에 따른 기준 전압(Vref)의 변화를 보여주고 있다. 상기 도면에서, A 내지 C는 각각 0℃, 25℃, 100℃일 때의 기준 전압의 변화를 보여주는 그래프들이다. 도 7을 참조하면, 주변의 온도 및 외부 전원 전압(Vcc)의 변화에 무관하게 본 실시예의 회로로부터는 매우 안정된 기준 전압(Vref)이 출력됨을 볼 수 있다.

도 8은 본 실시예에 따른 기준 전압 발생 회로와 종래의 CMOS 기준 전압 발생 회로에 대하여 PMOS 트랜지스터의 드레솔드 전압(Vtp), NMOS 트랜지스터의 드레솔드 전압(Vtn) 및 외부 전원 전압(Vcc)를 가변하여 시뮬레이션(simulation)을 수행한 결과를 보여주고 있다.

도 9는 본 실시예에 따른 기준 전압 발생 회로의 외부 전원 전압 대 기준 전압의 변화 특성을 보여주고 있다. 상기 도면을 참조하면, 본 실시예의 기준 전압 발생 회로는 종래와는 달리 PMOS 트랜지스터를 사용하지 않음으로써, 공정 상의 변화가 발생됨에도 불구하고 종래의 회로에 비해 안정된 기준 전압(Vref)이 출력됨을 볼 수 있다.

이상과 같은 본 발명에 따르면, 기준 전압 발생 회로가 동일한 채널 도전형의 트랜지스터들 만으로 구성됨으로써, 온도, 공정 및 외부 공급 전압의 가변에 거의 무관하게 안정된 기준 전압을 얻을 수 있는 이점이 있다.

Claims

외부로부터 공급되는 제 1 레벨의 외부 전원 전압을 이용하여 제 2 레벨의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서:

상기 외부 전원 전압에 연결되는 제 1 단자와;

제 1 노드와;

상기 기준 전압을 출력하기 위한 제 2 단자와;

접지 전압에 연결되는 제 3 단자와;

상기 제 1 단자와 상기 제 1 노드 사이에 연결되는 제 1 저항기와;

상기 제 1 노드와 상기 제 2 단자 사이에 연결되는 제 2 저항기와;

제 2 노드와;

상기 제 2 단자와 상기 제 2 노드 사이에 연결되는 채널과, 상기 제 1 노드에 연결되는 게이트를 가지는 소정의 도전형의 제 1 전계 효과 트랜지스터와;

상기 제 2 노드와 상기 제 3 단자 사이에 연결되는 제 3 저항기 및;

상기 제 1 노드와 상기 제 3 단자 사이에 연결되는 채널과, 상기 제 2 노드에 연결되는 게이트를 가지는 상기 소정의 도전형의 제 2 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
제 1 항에 있어서,

상기 제 1 및 제 2 전계 효과 트랜지스터들은 MOS 전계 효과 트랜지스터들인 것을 특징으로 하는 기준 전압 발생 회로.
제 1 항에 있어서,

상기 제 1 전계 효과 트랜지스터의 채널 저항은 양의 온도 계수를 가지는 것을 특징으로 하는 기준 전압 발생 회로.
제 4 항에 있어서,

상기 제 2 전계 효과 트랜지스터의 채널 저항은 음의 온도 계수를 가지는 것을 특징으로 하는 기준 전압 발생 회로.
제 2 항 또는 제 4 항에 있어서,

상기 제 1 및 제 2 전계 효과 트랜지스터들은 N 채널 도전형의 MOS 전계 효과 트랜지스터들인 것을 특징으로 하는 기준 전압 발생 회로.
제 1 레벨의 제 1 전압을 제 2 레벨의 제 2 전압으로 변환하고, 상기 제 2 전압을 기준 전압으로서 출력하는 기준 전압 발생 회로에 있어서:

상기 제 1 전압에 연결되는 제 1 단자와;

제 1 노드와;

상기 제 2 전압을 출력하기 위한 제 2 단자와;

접지 전압에 연결되는 제 3 단자와;

상기 제 1 단자와 상기 제 1 노드 사이에 연결되는 제 1 저항 수단과;

상기 제 1 노드와 상기 제 2 단자 사이에 연결되는 제 2 저항 수단과;

제 2 노드와;

상기 제 2 단자와 상기 제 2 노드 사이에 연결되고, 상기 제 1 노드의 전압 레벨에 따라서 상기 제 2 전압의 레벨을 제어하는 제 1 전압 레벨 제어 수단과,

상기 제 2 노드와 상기 제 3 단자 사이에 연결되는 제 3 저항 수단 및;

상기 제 1 노드와 상기 제 3 단자 사이에 연결되고, 상기 제 2 노드의 전압 레벨에 따라서 상기 제 1 노드의 상기 전압 레벨을 제어하는 제 2 전압 레벨 제어 수단을 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
제 6 항에 있어서,

상기 제 1 전압 레벨 제어 수단은;

상기 제 2 단자와 상기 제 2 노드 사이에 연결되는 전류 통로와, 상기 제 1 노드에 연결되는 제어 단자를 가지는 소정의 도전형의 전계 효과 트랜지스터인 것을 특징으로 하는 기준 전압 발생 회로.
제 6 항에 있어서,

상기 제 2 전압 레벨 제어 수단은;

상기 제 1 노드와 상기 제 3 단자 사이에 연결되는 전류 통로와, 상기 제 2 노드에 연결되는 제어 단자를 가지는 소정의 도전형의 전계 효과 트랜지스터인 것을 특징으로 하는 기준 전압 발생 회로.
제 7 항에 있어서,

상기 전계 효과 트랜지스터의 채널 저항은 양의 온도 계수를 가지는 것을 특징으로 하는 기준 전압 발생 회로.
제 8 항에 있어서,

상기 전계 효과 트랜지스터의 채널 저항은 음의 온도 계수를 가지는 것을 특징으로 하는 기준 전압 발생 회로.
제 7 항 또는 제 8 항에 있어서,

상기 전계 효과 트랜지스터는 N 채널 도전형의 MOS 전계 효과 트랜지스터인 것을 특징으로 하는 기준 전압 발생 회로.