KR100308255B1 - 저전원전압 반도체 장치의 기준전압 발생회로 및 방법 - Google Patents

저전원전압 반도체 장치의 기준전압 발생회로 및 방법 Download PDF

Info

Publication number
KR100308255B1
KR100308255B1 KR1019990059822A KR19990059822A KR100308255B1 KR 100308255 B1 KR100308255 B1 KR 100308255B1 KR 1019990059822 A KR1019990059822 A KR 1019990059822A KR 19990059822 A KR19990059822 A KR 19990059822A KR 100308255 B1 KR100308255 B1 KR 100308255B1
Authority
KR
South Korea
Prior art keywords
voltage
reference voltage
node
level
temperature coefficient
Prior art date
Application number
KR1019990059822A
Other languages
English (en)
Other versions
KR20010057311A (ko
Inventor
전백영
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990059822A priority Critical patent/KR100308255B1/ko
Priority to US09/742,676 priority patent/US6489836B2/en
Publication of KR20010057311A publication Critical patent/KR20010057311A/ko
Application granted granted Critical
Publication of KR100308255B1 publication Critical patent/KR100308255B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

본 발명은 저전원전압 반도체 장치의 기준전압 발생회로 및 방법에 관한 것으로서, 특히 본 발명의 회로는 특정 전압 이하에서는 네가티브 온도계수를 가지며, 상기 특정 전압 이상에서는 포지티브 온도계수를 가지며, 외부 저전원전압을 입력하여 상기 특정 전압 이상의 높은 레벨을 갖는 1차 기준전압을 발생하는 1차 기준전압 발생부와, 포지티브 온도특성을 가지며, 상기 1차 기준전압을 입력하여 상기 특정 전압 레벨 이하의 레벨로 시프트된 2차 기준전압을 발생하고, 상기 2차 기준전압을 기준전압으로 출력하는 레벨 시프터를 포함한다. 따라서, 본 발명에서는 포지티브 온도계수를 가지는 높은 레벨의 1차 기준전압을 발생하고, 이 1차 기준전압을 포지티브 온도계수를 가지는 전압강하수단에 의해 낮은 레벨로 다운시켜서 출력함으로써, 낮은 레벨을 유지하면서도 온도 상승에 따라 증가하는 온도특성을 가지는 기준전압을 발생할 수 있다. 그러므로, 온도 상승에 따른 반도체 장치의 동작속도의 저하를 레벨 상승에 의해 보상한다.

Description

저전원전압 반도체 장치의 기준전압 발생회로 및 방법{Circuits and Method for Generating Reference Voltage of Low Power Voltage Semiconductor Apparatus}
본 발명은 저전원전압 반도체 장치의 기준전압 발생회로 및 방법에 관한 것으로서, 특히 저전원전압 반도체 장치의 온도 상승에 따른 동작속도의 감소를 보상하기 위하여 포지티브 온도계수를 가지며, 낮은 레벨을 가진 기준전압을 발생할 수 있는 기준전압 발생회로 및 방법에 관한 것이다.
반도체 집적회로에 있어서, 내부 동작전압을 안정적으로 유지하는 것은 소자의 신뢰성을 확보하는데 있어서 대단히 중요하다.
기준전압 발생회로는 이러한 필요성에 의해 외부 전원전압이 변동하더라도 이것이 칩 내부에 영향을 미치지 않고, 각 소자들이 안정적으로 고유의 기능을 발휘할 수 있도록 일정한 전압을 각 소자들에게 항상 공급하기 위한 회로이다.
일반적으로 기준전압 발생회로는 바이폴라(Bipolar)형 트랜지스터로 구성된 바이폴라형 기준전압 발생회로와, MOS형 트랜지스터로 구성된 MOS형 기준전압 발생회로가 있고, MOS형 기준전압 발생회로는 문턱전압(Vt) 기준전압 발생회로와, 문턱전압(Vt)차 기준전압 발생회로와, 열전압 기준전압 발생회로 등이 가 있다.
상기 MOS형 문턱전압(Vt) 기준전압 발생회로는 MOS 트랜지스터의 드레인과 게이트를 연결함으로써 그 문턱전압에 해당되는 전압을 기준 전압으로 발생시키는 회로이다. 그러나, MOS형 트랜지스터의 문턱전압은 외부의 온도 조건 또는 공정 조건 등의 변화에 의해 변화한다. 즉, MOS형 트랜지스터를 이용한 기준전압 발생회로의 경우 온도 조건 또는 공정 조건 등의 변화에 의한 자체적인 불안정 요인을 갖고 있다.
따라서, 종래에는 온도 계수가 '+'인 포지티브 온도 보상회로와 온도 계수가 '-'인 네거티브 온도 보상회로를 기준전압의 출력단에 연결하여 외부 온도 변화에 따른 기준 전압의 불안정 요인을 줄이고자 하는 기술이 1992년 Symposium on VLSI Circuits Digest of Technical Papers의 110~111 페이지에 'VARIABLE VCC DESIGN TECHNIQUES FOR BATTERY OPERATED DRAMS'라는 제목으로 개시되어 있다.
도 1을 참조하면, 종래의 문턱전압(Vt)형 기준전압 발생회로는 전원전압(Vcc)을 제공하기 위한 전원전압 단자와, 접지전압(Vss) 단자와, 기준전압을 출력하는 기준전압(Vref) 단자와, 전류를 공급하기 위한 제 1 저항(R1)과, 출력 전압을 분압하기 위한 제 2 저항(R2)과, 제 1 및 제 2 NMOS 트랜지스터(M1, M2)와, PMOS 트랜지스터(M3)로 구성된다.
여기서, 제 1 및 제 2 NMOS 트랜지스터(M1, M2)의 '온(on)' 저항을 Req라하고, 상기 PMOS 트랜지스터(M3)의 문턱전압을 |VTP|라 하면, 상기와 같은 종래의 기준 전압 발생회로에 의해 발생되는 기준 전압은 (수학식 1)과 같다.
(수학식 1)을 참조하면 |VTP|의 온도 계수는 '-'이고, 상기 Req의 온도 계수는 '+'이므로 이들간의 상호 작용에 의해 외부의 온도 변화가 기준 전압에 미치는 영향을 상쇄시킴으로써 외부 온도 의존성을 상쇄시키도록 구성되어 있다.
그러나, 온도 보상 수단으로 사용된 상기 PMOS 트랜지스터 및 NMOS 트랜지스터의 온도 특성이 서로 반대이고 비선형적이다. 그러므로, 특정 전압(Vcr), 예컨대 1.2V를 기점으로 하여 1.2V 이상에서는 온도 상승에 따라 기준전압도 상승하지만, 1.2V 이하에서는 온도 상승에 따라 기준전압이 하강하는 역전현상이 발생하게 된다.
그러므로, 기준전압(VREF)이 특정전압(Vcr), 1.2V 이하의 레벨, 예컨대 1V로 설정한 경우에는 도 2에 도시한 바와 같이, 저온 기준전압 VREF(cold)이 고온 기준전압 VREF(hot)보다 높게 된다.
이와 같이 특정 전압(Vcr) 이하의 기준전압 VREF의 온도 상승에 따른 레벨 다운은 모스형 반도체 장치에서는 다음과 같은 현상을 유발시킨다.
모스 트랜지스터는 온도가 상승함에 따라 문턱전압(Vt)은 감소되어 드레인 전류를 증가시키려 하지만, 이득계수( β)는 온도가 상승함에 따라 감소되어 드레인 전류를 감소시키려 한다. 이 중 이득계수의 영향이 더욱 커서 온도가 상승하게 되면 모스 트랜지스터의 드레인 전류는 감소하게 된다. 드레인 전류의 감소는 결국 반도체 장치의 동작속도를 감소시킨다.
이와 같이, 온도 상승시 동작속도가 감소하게 되는 데, 기준전압의 레벨도 감소하게 되고, 이 기준전압을 이용하여 발생된 내부전원전압 등의 레벨도 함께 감소하게 되어 반도체 장치의 동작속도는 더욱 더 감소하게 된다.
이와 같은 현상은 반도체 장치의 전원전압이 5V에서 3.3V 등의 저전압으로 저전압화가 진행되어감에 따라 무시할 수 없는 중요한 문제로 인식되고 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 포지티브 온도계수를 가지는 높은 레벨의 1차 기준전압을 발생하고, 이 1차 기준전압을 포지티브 온도계수를 가지는 전압강하수단에 의해 낮은 레벨로 다운시켜서 출력함으로써, 낮은 레벨을 유지하면서도 온도 상승에 따라 증가하는 온도특성을 가지는 기준전압을 발생할 수 있는 저전원전압 반도체 장치의 기준전압 발생회로 및 방법을 제공하는 데 있다.
본 발명의 다른 목적은 모스형 반도체 장치에서 온도 상승에 따른 동작속도의 감소를 보상하기 위하여 온도 상승에 따라 레벨이 상승하고 낮은 레벨을 가진 기준전압을 발생할 수 있는 저전원전압 반도체 장치의 기준전압 발생회로 및 방법을 제공하는 데 있다.
도 1은 종래의 문턱전압형 기준전압 발생회로의 회로도.
도 2는 도 1의 회로에서 온도특성이 전환되는 특정 전압 이하의 레벨을 가지는 기준전압의 온도특성 그래프.
도 3은 본 발명에 의한 저전원전압 반도체 장치의 기준전압 발생회로의 바람직한 일 실시예의 회로도.
도 4는 도 3의 회로에서 온도특성이 전환되는 특정 전압 이하의 레벨을 가지는 기준전압의 온도특성 그래프.
<도면의 주요부분에 대한 부호의 설명>
100 : 1차 기준전압 발생부 110 : 전류제한수단
120 : 제 1 분압수단 130 : 전압소스수단
140 : 제 2 분압수단 200 ; 레벨 시프터
210 : 전압강하수단 220 : 전류패스수단
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 회로는 특정 전압 이하에서는 네가티브 온도계수를 가지며, 상기 특정 전압 이상에서는 포지티브 온도계수를 가지며, 외부 저전원전압을 입력하여 상기 특정 전압 이상의 높은 레벨을 갖는 1차 기준전압을 발생하는 1차 기준전압 발생부와, 포지티브 온도특성을 가지며, 상기 1차 기준전압을 입력하여 상기 특정 전압 레벨 이하의 레벨로 시프트된 2차 기준전압을 발생하고, 상기 2차 기준전압을 기준전압으로 출력하는 레벨 시프터를 구비한 것을 특징으로 한다.
본 발명의 방법은 외부 저전원전압을 입력하여 특정 전압 이상의 높은 레벨을 가지며 포지티브 온도계수를 가지는 1차 기준전압을 발생하는 단계와, 상기 1차 기준전압을 입력하여 상기 특정 전압 레벨 이하의 레벨로 다운되고 포지티브 온도계수를 가지는 2차 기준전압을 목표 기준전압으로 발생하는 단계를 구비하는 것을 특징으로 한다. 여기서, 상기 특정 전압은 상기 1차 기준전압의 온도특성이 포지티브 온도계수에서 네가티브 온도 계수로 변하는 임계 전압이다.
또한, 본 발명의 회로는 외부 저전원전압과 제 1 노드 사이에 연결된 전류제한수단과, 제 1 노드와 제 2 노드 사이에 연결된 제 1 분압수단과, 제 1 노드와 제 2 노드 사이에 네가티브 온도계수를 가지는 문턱전압을 제공하는 전압소스수단과, 제 2 노드와 접지 사이에 연결되고, 상기 제 1 노드의 전압에 응답하여 저항값이 가변되고, 포지티브 온도계수를 가지며, 상기 제 1 분압수단과 연계하여 상기 문턱전압을 전압분배하여 상기 제 1 노드와 접지 사이에 특정 전압 이상의 1차 기준전압을 발생시키는 제 2 분압수단과, 제 1 노드와 기준전압 출력단자 사이에 연결되고, 포지티브 온도계수를 가지며, 상기 1차 기준전압을 상기 특정전압 이하로 다운시켜서 기준전압을 출력하는 전압강하수단과, 출력단자와 접지 사이에 연결된 전류패스수단을 구비한 것을 특징으로 한다.
본 발명에서는 상기 특정 전압은 약 1.2V 이고, 상기 기준전압은 0.8 V 내지 1.2 V 범위 내의 레벨을 가진다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 의한 저전원전압 반도체 장치의 기준전압 발생회로를 나타낸다. 본 발명의 회로는 1차 기준전압 발생부(100)와 레벨 시프터(200)를 포함한다.
1차 기준전압 발생부(100)는 저항(R1)으로 구성된 전류제한수단(110)과,저항(R2)로 구성된 제 1 분압수단(120)과, 피모스 트랜지스터(M3)로 구성된 전압소스수단(130)과, 제 1 및 제 2 엔모스 트랜지스터들(M1, M2)로 구성된 제 2 분압수단(140)을 포함한다.
저항(R1)은 외부 저전원전압(VCC)과 제 1 노드(N1) 사이에 연결되어 기준전압 발생회로에 제공되는 전류량을 제한한다.
저항(R2)은 제 1 노드(N1)와 제 2 노드(N2)의 사이에 연결되어 제 1 노드(N1)에 나타나는 1차 기준전압(VPREF)이 특정 전압 이상으로 설정되도록 저항값이 설계된다.
피모스 트랜지스터(M3)는 제 1 노드(N1)에 소오스가 연결되고, 제 2 노드(N2)에 게이트가 연결되고, 드레인은 접지된다. 따라서, 피모스 트랜지스터(M3)는 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결된 저항(R2) 양단에 문턱전압(Vtp)을 제공한다.
제 1 엔모스 트랜지스터(M1)는 제 2 노드(N2)에 드레인이 연결되고, 제 1 노드(N1)에 게이트가 연결되고, 제 3 노드(N3)에 소오스가 연결된다. 따라서, 제 1 노드(N1)에 나타나는 1차 기준전압(VPREF)에 응답하여 채널저항이 가변된다.
제 2 엔모스 트랜지스터(M2)는 제 3 노드(N3)에 드레인이 연결되고, 외부 젖전원전압(VCC)이 게이트에 연결되고 접지에 소오스가 연결된다. 제 2 엔모스 트랜지스터(M2)는 전원투입에 응답하여 기준전압 발생회로의 인에이블 또는 디스에이블을 제어한다.
그러므로, 제 2 분압수단(140)은 제 1 엔모스 트랜지스터의 채널저항과 제 2 엔모스 트랜지스터(M2)의 채널 온저항의 합으로 나타나는 등가저항(Req)을 가지게 된다.
따라서, 1차 기준 전압(VPREF)은 (수학식 2)과 같다.
(수학식 2)에서 Vtp(T0)는 실온에서 피모스 트랜지스터의 문턱전압이고, ΔVtp(T)는 온도 T에서 피모스 트랜지스터의 문턱전압의 변화량으로 온도 상승에 따라 줄어들게 되므로 네가티브값을 가진다. V1(T0)은 실온에서 엔모스 트랜지스터들(M1, M2)의 턴온전압이고, ΔV1(T)은 온도 T에서 엔모스 트랜지스터들(M1, M2)의 턴온전압 변화량으로 온도 상승에 따라 증가하게 되므로 포지티브값을 가진다.
본 발명에서는 1차 기준전압(VPREF)이 1차 기준전압 발생부(100)의 온도특성 전환전압인 임계전압(Vcr) 1.2V보다 높은 값을 갖도록 저항(R2)의 값을 설계한다. 즉, 1차 기준전압 VPREF의 레벨이 임계전압(Vcr) 이상의 전압 레벨을 유지하도록 저항값을 조정한다.
따라서, 1차 기준전압(VPREF)은 저온 1차 기준전압 VPREF(cold)의 레벨보다보다 고온 1차 기준전압 VPREF(hot)의 레벨이 더 높게 나타나게 된다. 즉, 이러한 조건을 만족하기 위하여 1차 기준전압(VPREF)은 타겟 기준전압 레벨 보다 더 높은 레벨로 설정된다.
레벨 시프터(200)는 전압강하수단(210)과 전류패스수단(220)을 포함한다.
전압강하수단(210)은 엔모스 트랜지스터 다이오드로 구성한다. 즉, 엔모스 트랜지스터(M4)는 제 1 노드(N1)에 드레인 및 게이트가 공통 연결되고, 기준전압 출력단자(300)에 소오스가 연결되어 순방향 다이오드를 구성한다.
전류패스수단(220)은 3개의 엔모스 트랜지스터들(M5, M6, M7)로 구성한다. 엔모스 트랜지스터들(M5~M7)은 출력단자(300)과 접지사이에 드레인 및 소오스 사이의 채널이 서로 직렬로 연결되고, 각 게이트들은 출력단자(300)에 공통 연결된다.
따라서, 본 발명의 기준전압(VREF)은 다음 (수학식 3)으로 나타낼 수 있다.
즉, 전압강하수단(210)은 엔모스 트랜지스터(M4)의 문턱전압(Vtn) 만큼 1차 기준전압을 다운시켜서 기준전압(VREF)으로 출력하게 된다. 엔모스 트랜지스터(M4)의 문턱전압(Vtn)이 0.4V라 하고 VPREF를 1.2V라 하면, 기준전압(VREF)은 0.8V로 된다.
그러므로, 본 발명에서는 도 4에 도시한 바와 같이, 온도특성이 전환되는 특정 전압(Vcr), 1.2V 이하에서도 기준전압(VREF)은 저온 기준전압 VREF(cold)의 레벨보다 보다 고온 기준전압 VREF(hot)의 레벨이 더 높게 나타나게 된다.
따라서, 온도 상승으로 인하여 반도체 장치의 모스 트랜지스터들의 드레인 전류가 감소되더라도 본 발명의 기준전압이 상승되므로, 이에 내부전원전압의 레벨이 상승하게 되어 레벨 보상에 의해 동작속도가 감소되는 것을 보상할 수 있다.
이상, 설명한 바와 같이 본 발명에서는 온도 상승에 따라 레벨이 다운되는 임계전압 이하의 낮은 레벨에서도 온도 상승에 따라 레벨이 상승하는 기준전압을 발생할 수 있어서 반도체 장치의 온도 상승에 따른 동작속도의 저하를 보상할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 특정 전압 이하에서는 네가티브 온도계수를 가지며, 상기 특정 전압 이상에서는 포지티브 온도계수를 가지며, 외부 저전원전압을 입력하여 상기 특정 전압 이상의 높은 레벨을 갖는 1차 기준전압을 발생하는 1차 기준전압 발생부; 및
    포지티브 온도특성을 가지며, 상기 1차 기준전압을 입력하여 상기 특정 전압 레벨 이하의 레벨로 시프트된 2차 기준전압을 발생하고, 상기 2차 기준전압을 기준전압으로 출력하는 레벨 시프터를 구비한 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생회로.
  2. 제 1 항에 있어서, 상기 1차 기준전압 발생부는
    상기 외부 저전원전압과 제 1 노드 사이에 연결된 전류제한수단;
    상기 제 1 노드와 제 2 노드 사이에 연결된 저항;
    상기 제 1 노드에 소오스가 연결되고, 상기 제 2 노드에 게이트가 연결되고 접지에 드레인이 연결된 피모스 트랜지스터;
    상기 제 2 노드에 드레인이 연결되고, 상기 제 1 노드에 게이트가 연결되고, 제 3 노드에 소오스가 연결된 제 1 엔모스 트랜지스터; 및
    상기 제 3 노드에 드레인이 연결되고, 접지에 소오스가 연결되고, 상기 저전원전압이 게이트에 연결된 제 2 엔모스 트랜지스터를 구비한 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생회로.
  3. 제 1 항에 있어서, 상기 레벨 시프터는
    상기 1차 기준전압이 드레인 및 게이트에 공통 연결되고, 상기 기준전압신호 출력단자에 소오스가 연결된 엔모스 트랜지스터 다이오드; 및
    상기 출력단자와 접지사이에 직렬로 연결되고, 게이트들이 상기 출력단자에 공통으로 연결된 복수의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생회로.
  4. 제 1 항에 있어서, 상기 특정 전압은 약 1.2V 인 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생회로.
  5. 제 1 항에 있어서, 상기 기준전압은 0.8 V 내지 1.2 V 범위 내의 레벨을 가진 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생회로.
  6. 외부 저전원전압을 입력하여 특정 전압 이상의 높은 레벨을 가지며 포지티브 온도계수를 가지는 1차 기준전압을 발생하는 단계; 및
    상기 1차 기준전압을 입력하여 상기 특정 전압 레벨 이하의 레벨로 다운되고 포지티브 온도계수를 가지는 2차 기준전압을 목표 기준전압으로 발생하는 단계를 구비하는 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생방법.
  7. 제 6 항에 있어서, 상기 1차 특정 전압은 상기 1차 기준전압의 온도특성이 포지티브 온도계수에서 네가티브 온도 계수로 변하는 임계 전압인 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생방법.
  8. 제 7 항에 있어서, 상기 특정 전압은 약 1.2V 인 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생방법.
  9. 제 7 항에 있어서, 상기 기준전압신호는 0.8 V 내지 1.2 V 범위 내의 레벨을 가진 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생방법.
  10. 외부 저전원전압과 제 1 노드 사이에 연결된 전류제한수단;
    상기 제 1 노드와 제 2 노드 사이에 연결된 제 1 분압수단;
    상기 제 1 노드와 제 2 노드 사이에 네가티브 온도계수를 가지는 문턱전압을 제공하는 전압소스수단;
    상기 제 2 노드와 접지 사이에 연결되고, 상기 제 1 노드의 전압에 응답하여 저항값이 가변되고, 포지티브 온도계수를 가지며, 상기 제 1 분압수단과 연계하여 상기 문턱전압을 전압분배하여 상기 제 1 노드와 접지 사이에 특정 전압 이상의 1차 기준전압을 발생시키는 제 2 분압수단;
    상기 제 1 노드와 기준전압 출력단자 사이에 연결되고, 포지티브 온도계수를 가지며, 상기 1차 기준전압을 상기 특정전압 이하로 다운시켜서 기준전압을 출력하는 전압강하수단;
    상기 출력단자와 접지 사이에 연결된 전류패스수단을 구비한 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생장치.
  11. 제 10 항에 있어서, 상기 전압소스수단은
    상기 제 1 노드에 소오스가 연결되고, 상기 제 2 노드에 게이트가 연결되고 접지에 드레인이 연결된 피모스 트랜지스터로 구성한 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생회로.
  12. 제 10 항에 있어서, 상기 제 2 분압수단은
    상기 제 2 노드에 드레인이 연결되고, 상기 제 1 노드에 게이트가 연결되고, 제 3 노드에 소오스가 연결된 제 1 엔모스 트랜지스터; 및
    상기 제 3 노드에 드레인이 연결되고, 접지에 소오스가 연결되고, 상기 저전원전압이 게이트에 연결된 제 2 엔모스 트랜지스터를 구비한 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생회로.
  13. 제 10 항에 있어서, 상기 전압강하수단은
    상기 1차 기준전압이 드레인 및 게이트에 공통 연결되고, 상기 기준전압신호 출력단자에 소오스가 연결된 엔모스 트랜지스터 다이오드로 구성한 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생회로.
  14. 제 10 항에 있어서, 상기 전류패스수단은
    상기 출력단자와 접지사이에 직렬로 연결되고, 게이트들이 상기 출력단자에 공통으로 연결된 복수의 엔모스 트랜지스터들로 구성한 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생회로.
  15. 제 10 항에 있어서, 상기 특정 전압은 약 1.2V 인 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생회로.
  16. 제 10 항에 있어서, 상기 기준전압은 0.8 V 내지 1.2 V 범위 내의 레벨을 가진 것을 특징으로 하는 저전원전압 반도체 장치의 기준전압 발생회로.
KR1019990059822A 1999-12-21 1999-12-21 저전원전압 반도체 장치의 기준전압 발생회로 및 방법 KR100308255B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990059822A KR100308255B1 (ko) 1999-12-21 1999-12-21 저전원전압 반도체 장치의 기준전압 발생회로 및 방법
US09/742,676 US6489836B2 (en) 1999-12-21 2000-12-20 Level-shifting reference voltage source circuits and methods

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990059822A KR100308255B1 (ko) 1999-12-21 1999-12-21 저전원전압 반도체 장치의 기준전압 발생회로 및 방법

Publications (2)

Publication Number Publication Date
KR20010057311A KR20010057311A (ko) 2001-07-04
KR100308255B1 true KR100308255B1 (ko) 2001-10-17

Family

ID=19627647

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990059822A KR100308255B1 (ko) 1999-12-21 1999-12-21 저전원전압 반도체 장치의 기준전압 발생회로 및 방법

Country Status (2)

Country Link
US (1) US6489836B2 (ko)
KR (1) KR100308255B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393226B1 (ko) * 2001-07-04 2003-07-31 삼성전자주식회사 온도변화에 따라 내부 기준전압 값을 조절할 수 있는 내부기준전압 생성회로 및 이를 구비하는 내부 공급전압생성회로
US20070159154A1 (en) * 2004-01-21 2007-07-12 Koninklijke Philips Electronics N.V. Voltage regulator circuit arrangement
JP2005241463A (ja) * 2004-02-26 2005-09-08 Mitsumi Electric Co Ltd 電流検出回路及び保護回路
US7071770B2 (en) * 2004-05-07 2006-07-04 Micron Technology, Inc. Low supply voltage bias circuit, semiconductor device, wafer and system including same, and method of generating a bias reference
JP4522299B2 (ja) * 2005-03-29 2010-08-11 富士通セミコンダクター株式会社 定電流回路
JP2007043661A (ja) * 2005-06-30 2007-02-15 Oki Electric Ind Co Ltd 遅延回路
JP2007059024A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc 温度補償された読み出し・検証動作をフラッシュ・メモリにおいて生成するための方法及び装置
JP2007060544A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc 温度係数が小さいパワー・オン・リセットを生成する方法及び装置
JP2007058772A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc バンド・ギャップ基準から可変出力電圧を生成する方法及び装置
US7489556B2 (en) * 2006-05-12 2009-02-10 Micron Technology, Inc. Method and apparatus for generating read and verify operations in non-volatile memories
KR100985758B1 (ko) * 2008-08-08 2010-10-06 주식회사 하이닉스반도체 반도체 메모리 장치의 파워 업 신호 생성 회로
US8717051B2 (en) * 2009-10-22 2014-05-06 Intersil Americas Inc. Method and apparatus for accurately measuring currents using on chip sense resistors
JP6084056B2 (ja) * 2013-02-06 2017-02-22 エスアイアイ・セミコンダクタ株式会社 充放電制御回路及びバッテリ装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940007298B1 (ko) * 1992-05-30 1994-08-12 삼성전자 주식회사 Cmos트랜지스터를 사용한 기준전압 발생회로
JP2540753B2 (ja) * 1993-09-01 1996-10-09 日本電気株式会社 過熱検出回路
US5777509A (en) * 1996-06-25 1998-07-07 Symbios Logic Inc. Apparatus and method for generating a current with a positive temperature coefficient
KR100253645B1 (ko) * 1996-09-13 2000-04-15 윤종용 기준 전압 발생 회로
KR100308186B1 (ko) * 1998-09-02 2001-11-30 윤종용 반도체집적회로장치의기준전압발생회로

Also Published As

Publication number Publication date
US20010005161A1 (en) 2001-06-28
KR20010057311A (ko) 2001-07-04
US6489836B2 (en) 2002-12-03

Similar Documents

Publication Publication Date Title
US7119604B2 (en) Back-bias voltage regulator having temperature and process variation compensation and related method of regulating a back-bias voltage
US8115559B2 (en) Oscillator for providing a constant oscillation signal, and a signal processing device including the oscillator
KR940003406B1 (ko) 내부 전원전압 발생회로
US6329871B2 (en) Reference voltage generation circuit using source followers
US7205682B2 (en) Internal power supply circuit
US4584492A (en) Temperature and process stable MOS input buffer
EP0747800B1 (en) Circuit for providing a bias voltage compensated for P-channel transistor variations
US6700363B2 (en) Reference voltage generator
US6617835B2 (en) MOS type reference voltage generator having improved startup capabilities
EP0573240A2 (en) Reference voltage generator
KR100272508B1 (ko) 내부전압(vdd) 발생회로
US10454466B1 (en) Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages
KR100308255B1 (ko) 저전원전압 반도체 장치의 기준전압 발생회로 및 방법
US5136182A (en) Controlled voltage or current source, and logic gate with same
JPH04351791A (ja) 半導体メモリー装置のデータ入力バッファー
US20080157860A1 (en) Internal voltage generation circuit for generating stable internal voltages withstanding varying external conditions
KR100266901B1 (ko) 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치
US4267501A (en) NMOS Voltage reference generator
US6104216A (en) Differential amplifier having a reduced current dissipation
KR100434490B1 (ko) 온도 변화에 안정적인 기준 전압 발생 회로
US5406144A (en) Power reduction in a temperature compensating transistor circuit
KR100607164B1 (ko) 기준 전압 발생 회로
US11683010B2 (en) Oscillation circuit
US11424745B2 (en) Oscillation circuit and clock generation circuit
US20050104571A1 (en) Power-up signal generating circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120816

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130805

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee