KR100308186B1

KR100308186B1 - 반도체집적회로장치의기준전압발생회로

Info

Publication number: KR100308186B1
Application number: KR1019980036100A
Authority: KR
Inventors: 박종민
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-09-02
Filing date: 1998-09-02
Publication date: 2001-11-30
Also published as: TW419893B; JP2000089842A; US6166589A; JP3707965B2; KR20000018496A

Abstract

본 발명은 반도체 장치용 기준 전압 발생 회로에 관한 것으로, 이 기준 전압발생 회로는 온도 변화 등과 같은 다양한 파라미터들을 고려하여 기준 전압의 발생을 인에이블 시킨다. 전원 전압과 접지 전압 사이에 접속되는 기준 전압 발생 회로는 복수 개의 전류 경로 제어 신호들에 응답해서 기준 전압을 발생한다. 복수 개의 전류 경로 제어 신호들을 발생하는 제어 회로는 전원 전압과 접지 전압 사이에 연결 되고 외부에서 인가되는 복수 개의 코드 신호들에 응답하여 전원 전압의 분배 전압을 발생하는 분압 회로를 구비한다. 비교 회로는 분배 전압과 기준 전압을 비교해서 비교의 결과로서 비교 신호를 발생한다. 출력 회로는 복수 개의 코드 신호들에 응답해서 비교 회로로부터의 비교 신호를 받아들여서 복수 개의 전류 경로 제어 신호들을 발생한다.

Description

반도체 집적회로 장치의 기준 전압 발생 회로{REFERENCE VOLTAGE GENERATING CIRCUIT FOR SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은 반도체 집적회로 장치에 관한 것으로서, 구체적으로는 반도체 메모리 장치의 기준 전압 발생 회로에 관한 것이다.

반도체 장치의 소형화 및 집적화 추세에 따라, 외부에서 공급되는 전원 전압보다 낮은 내부 전압을 사용하는 것이 일반화되고 있다. 내부 전원 전압 발생 회로는 외부 환경에 따른 온도 변화, 외부 전원 전압의 변화 및 공정상의 변화와 무관하게 안정된 레벨을 유지하는 기준 전압을 받아들여 내부 전원 전압을 발생한다.

도 1은 종래의 기준 전압 발생 회로의 구성을 보여주는 회로도이다. 기준 전압 발생 회로는 저항들(R1-R4)과 MOS 트랜지스터들(MN1-MN3) 그리고 퓨즈들(f1-f4)로 구성된다. 퓨즈들(f1-f4)은 기준 전압의 레벨을 보상하기 위한 것으로서, 레이저 빔에 의해 커팅 된다. 기준 전압(Vref)은 제조 공정 중의 여러 가지 요인들(예컨대, 온도 변화)에 의해 변하게 되는데, 퓨즈들을 정확하게 조절해서 기준 전압을 설계한 대로 바로 잡는다는 것은 쉽지가 않다. 더욱이, 퓨즈 절단의 유무에 따라 기준 전압을 조절하는 경우에 있어서, 디바이스의 패스/페일(pass/fail)을 테스트하는 과정에서 다음과 같은 제약이 뒤따르게 된다. 즉, EDS(electric die sorting)의 웨이퍼 상태에서 디바이스의 패스/페일을 판단하기 위해 디바이스의 기준 전압이 설계시 목표하는 기준 전압과 동일한지를 측정한다. 상기 기준전압을 측정한 데이터를 토대로 퓨즈의 커팅 유무가 결정된다. 그 후, 조절된 기준 전압을 사용하여 디바이스의 패스/페일을 판단한다. 상기 디바이스의 패스/페일에 관한 데이터 및 페일 어드레스에 따라 퓨즈의 커팅이 결정되므로써 EDS가 한번 더 수행된다. 이는 전체적으로 소팅 시간 및 디바이스 패스/페일 테스트를 증가시켜 수율 저하 및 제작 비용을 상승시키는 요인으로 작용하게 된다.

본 발명의 목적은 트랜지스터의 드레솔드 전압 및 공정의 변화로 인한 기준 전압이 안정된 레벨을 갖도록 하는 반도체 장치의 기준 전압 발생 회로를 제공하는 것이다.

본 발명의 다른 목적은 기준 전압과 같은 파라미터의 EDS 단계를 줄여 전체 소팅 시간을 줄임으로써 생산성 및 수율을 높이고 제조 비용을 줄일 수 있는 반도체 장치의 기준 전압 발생 회로를 제공하는 것이다.

제1도는 종래 기술에 따른 기준 전압 발생 회로의 회로도,

제2도 및 제3도는 본 발명에 따른 기준 전압 발생 회로를 보여주는 회로도로서, 제2도는 기준 전압 회로의 상세 회로이고 제3도는 제어 회로의 상세 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

50 : 분압 회로 52 : 비교 회로

54 : 출력 회로 100 : 기준 전압 회로

200 : 제어 회로

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 전원 전압과 접지 전압 사이에 접속되는 기준 전압 발생 회로가 제공된다. 이 기준 전압 발생 회로는 온도 변화 등과 같은 다양한 파라미터들을 고려하여 기준 전압의 발생을 인에이블 시킨다. 또, 기준 전압 발생 회로는 복수 개의 전류 경로 제어 신호들에 응답해서 기준 전압을 발생한다. 복수 개의 전류 경로 제어 신호들을 발생하는 제어 회로는 전원 전압과 접지 전압 사이에 연결되고 외부에서 인가되는 복수 개의 코드 신호들에 응답하여 전원 전압의 분배전압을 발생하는 분압 회로를 구비한다. 비교 회로는 분배전압과 기준 전압을 비교해서 비교의 결과로서 비교 신호를 발생한다. 출력 회로는 복수 개의 코드 신호들에 응답해서 비교 회로로부터의 비교 신호를 받아들여서 복수 개의 전류 경로 제어 신호들을 발생한다.

제어 회로는 기준 전압 발생 회로로 하여금 비교 신호에 대응하는 전류 경로제어 신호에 응답해서 미리 정해진 레벨의 기준 전압을 발생하도록 제어한다.

분압 회로는 전원 전압에 직렬로 연결된 복수 개의 저항들과, 복수 개의 제 1 도전형의 트랜지스터들(예컨대, NMOS 트랜지스터들)을 구비한다. 이들 각 트랜지스터의 제 1 전극(예컨대, 드레인)은 대응하는 저항의 일단에 접속되고, 그의 제 2 전극(예컨대, 소오스)는 접지 전압에 연결되며, 그의 제어 전극(예컨대, 게이트)는 대응하는 코드 신호를 받아들인다. 상기 트랜지스터들은 상기 코드 신호들에 응답해서 선택적으로 동작한다.

기준 전압 발생 회로는 전원 전압과 연결되는 제 1 노드와 접지 전압과 연결되는 제 2 노드를 갖는다. 복수 개의 저항들은 제 1 노드에 직렬로 연결된다. 복수개의 제 1 도전형의 트랜지스터들(예컨대, NMOS 트랜지스터들)은 복수 개의 저항들과 제 2 노드 사이에 직렬로 접속된다. 다른 하나의 제 2 도전형의 트랜지스터(예컨대, PMOS 트랜지스터)가 온도 변화에 따라서 상기 제 1 도전형의 트랜지스터들의 문턱 전압을 보상하고 그리고 저항들과 제 1 도전형의 트랜지스터들의 전압에 따라서 기준 전압을 제어한다. 복수 개의 차단(shut-off) 회로들이 각 저항과 각 제 1 도전형의 트랜지스터와 병렬로 연결되어서 전류 경로 제어 신호들에 응답해서 일시적인 차단 수단으로서 동작한다.

각 차단 회로는 대응하는 전류 경로 제어 신호에 응답해서 전류 경로를 제어하는 전달 게이트 회로를 구비한다. 이 전달 게이트 회로에는 전류 차단 수단이 직렬로 연결된다. 전류 차단 수단은 대응하는 전류 경로 제어 신호에 의해 전달 게이트 회로가 오프 된 후에 차단된다. 전단 게이트 회로는 제 2 도전형의 트랜지스터(예컨대, PMOS 트랜지스터)를 구비하는데, 이 트랜지스터의 게이트는 전류 경로 제어 신호를 받아들인다. 또 전달 게이트 회로는 제 1 도전형의 트랜지스터(예컨대, NMOS 트랜지스터)를 더 구비할 수도 있는데, 이 트랜지스터의 드레인과 소오스는 상기 제 2 도전형의 트랜지스터(PMOS 트랜지스터)의 드레인과 소오스와 병렬로 연결된다. 전달 게이트 회로의 제 1 도전형 트랜지스터의 제어 전극(게이트)은 인버터를 통해 대응하는 전류 경로 제어 신호를 받아들인다. 전류 차단 수단으로서는 퓨즈가 사용될 수 있다.

출력 회로는 복수 개의 전달 회로들을 구비한다. 이들 전달 회로들은 복수개의 코드 신호들에 응답해서 기준 전압 발생 회로로 비교 신호를 전달한다.

각 전달 회로는 전달 게이트 회로와 래치 회로를 구비한다. 전달 게이트 회로는 대응하는 코드 신호에 응답해서 비교 신호를 전달한다. 래치 회로는 전달 게이트 회로에 연결되어서 비교 신호를 래치하고 기준 전압 발생 회로로 비교 신호를 제공한다. 전달 게이트 회로는 제 1 도전형의 트랜지스터(예컨대, NMOS 트랜지스터)를 구비하는데, 이 트랜지스터의 제어 전극(예컨대, 게이트)은 전류 경로 제어 신호를 받아들인다. 또 전달 게이트 회로는 제 2 도전형의 트랜지스터(예컨대, PMOS 트랜지스터)를 더 구비할 수도 있는데, 이 트랜지스터의 제 1 및 제 2전극들(예컨대, 드레인과 소오스)은 상기 제 1 도전형 트랜지스터(NMOS 트랜지스터)의 전극들(드레인과 소오스)와 병렬로 연결된다. 전달 게이트 회로의 제 2 도전형 트랜지스터(PMOS 트랜지스터)의 제어 전극(게이트)은 인버터를 통해 대응하는 전류 경로 제어 신호를 받아들인다. 래치 회로는 코드 신호가 활성화 될 때 전류 경로 제어 신호를 발생한다.

[작용]

이와 같은 장치에 의해서, 목표 레벨의 기준 전압을 퓨즈 절단없이도 얻을 수 있다. 온도 변화와 같은 다양한 공정 파라미터들을 고려한 후에 외부적으로 인가되는 코드 신호들을 사용해서 기준 전압이 설정된다.

[실시예]

이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 2 및 도 3에 의거하여 설명한다.

도 2는 본 발명에 따른 기준 전압 회로를 보여주는 회로도이고, 도3 은 복수개의 전류 경로 제어 신호들을 발생하는 제어 회로의 구성을 보여주는 회로도이다. 도 2 및 도 3을 참조하여, 본 발명의 기준 전압 발생 회로는 기준 전압(Vref1)을 발생하는 기준 전압 회로(100)와 복수 개의 전류 경로 제어 신호들(TRIMO-TRIM3)을 발생하는 제어 회로(200)로 구성된다.

기준 전압 회로(100)는 전원 전압(Vcc)과 접지 전압(Vss) 사이에 접속되며 복수 개의 전류 경로 제어 신호들(TRIMO-TRIM3)에 응답해서 기준 전압(Vref1)을 발생한다.

기준 전압 회로(100)는 제 1 노드(1)에 직렬로 접속되는 복수 개의 저항들(R11-R14)을 구비한다. 제 1 노드(1)는 전원 전압(Vcc)에 연결된다. 복수개의 NMOS 트랜지스터들(MN11-MM13)은 복수 개의 레지스터들(R11-R14)과 제 2 노드(2) 사이에 직렬로 연결된다. NMOS 트랜지스터들(MN11-MN13)을 저항으로서 기능한다. 제어 노드(2)는 접지 전압(Vss)에 연결된다.

PMOS 트랜지스터(MP11)은 온도 변화에 따라 NMOS 트랜지스터들(MN11-MN13)의 문턱 전압들을 보상하는 역할을 한다. 이와 같은 문턱 전압의 보상은, 이 분야에서 잘 알려져 있는 바와 같이, 온도의 상승에 따라서 NMOS 트랜지스터의 캐리어(즉, 전자)의 이동도가 낮아지는 반면에 서브-드레솔드 영역에서 동작하는 PMOS 트랜지스터의 캐리어(즉, 정공)의 이동도는 상승하는 현상 또는 온도가 낮아지는 경우에는 그 반대로 되는 현상에 의해 이루어진다. 복수 개의 차단 회로들(10-13)은 두 저항들(R13, R14)과 두 NMOS 트랜지스터들(MN12, MN13)에 각각 병렬로 연결된다. 차단 회로들(10-13)은 외부에서 인가되는 복수 개의 전류 경로 제어 신호들(TRIMO-TRIM3)에 응답하는 차단 수단으로서 작용한다.

각 차단 회로(10-13)는 각 전달 게이트 회로(RG1-TG4), 인버터(IV1-IV4) 및, 퓨즈(f11-f14)로 구성된다. 각 전달 게이트 회로(TG1-TG4)는 PMOS 트랜지스터를 갖는다. 각 전달 게이트 회로(TG1-TG4)의 PMOS 트랜지스터들의 게이트들에는 대응하는 전류 경로 제어 신호들(TRIMO-TRIM3)이 각각 제공된다. 각 전달 게이트 회로(RG1-TG4)는 또한 NMOS 트랜지스터를 구비한다. NMOS 트랜지스터의 드레인과 소오스는 대응하는 PMOS 트랜지스터의 드레인과 소오스에 병렬로 연결된다. NMOS 트랜지스터의 게이트에는 대응하는 전류 경로 제어 신호(TRIM0-TRIM3)가 각 인버터(IV1-IV4)를 통해 인가된다. 전달 게이트 회로들(TG1-TG4)은 전류 경로 제어 신호들(TRIM0-TRIM3)에 응답해서 전류 경로를 제어한다.

복수 개의 퓨즈들(f11-f14)은 전달 게이트 회로들(TG1-TG4)에 직렬로 연결된다. 퓨즈들(f11-f14)은 기준 전압(Vref1)을 얻기 위해 레이저 빔으로 절단된다. 퓨즈들(f11-f14)은 전류 경로 제어 신호들(TRIM0-TRIM3)에 의해 전달 게이트 회로들(TG1-TG4)이 오프 된 후에 선택적으로 절단된다.

도 3은 복수 개의 전류 경로 제어 신호들을 발생하는 제어 회로의 회로도이다. 제어 회로(200)는 분압 회로(50)와, 비교 회로(52) 및, 출력 회로(54)를 구비한다. 분압 회로(50)는 전원 전압(Vcc)과 접지 전압(Vss) 사이에 연결되고, 외부로 부터 인가되는 복수 개의 코드 신호들(CODE0-CODE3)에 응답해서 분배 전압 또는 분압(Vreftrim)을 발생한다. 복수 개의 코드 신호들(CODE0-CODE3)은 순차적으로 인가된다.

비교 회로(52)는 기준 전압(Vref1)과 분배 전압(Vreftrim)을 비교하여 비교 결과로서 비교 시호(COM)를 발생한다. 출력 회로(54)는 복수 개의 코드 신호들(CODE0-CODE3)에 응답해서 비교 회로(52)로부터의 비교 신호(COM)를 받아들이고 복수 개의 전류 경로 제어 신호들(TRIM0-TRIM3)을 발생한다.

비교 회로(52)는 기준 전압(Vref1)이 소망하는 설계 전압과 거의 동일해 질때까지 기준 전압(Vref1)과 분배 전압(Vreftrim)을 반복적으로 비교한다. 출력 회로(54)는 복수 개의 전달 회로들(30-33)을 갖는데, 이 전달 회로들(30-33)은 복수개의 코드 신호들(CODE0-CODE3)에 응답해서 기준 전압 회로(100)로 비교 신호(COM)을 전달한다.

각 전달 회로(30-33)는 각 대응하는 전달 게이트 회로(TG11-TG14)를 구비한다. 각 전달 게이트 회로(TG11-TG14)는 대응하는 PMOS 및 NMOS 트랜지스터들, 그리고 대응하는 인버터(IV12, IV15, IV18, IV21)로 구성된다. 각 인버터(IV12, IV15, IV18, IV21)는 대응하는 PMOS의 게이트와 대응하는 코드 신호를 받아들이기 위한 입력 포트 사이에 연결된다. 전달 회로(30-34)는 외부에서 인가되는 코드신호들(CODE0-CODE3)에 응답해서 비교 신호(COM)를 래치 회로(20-23)로 전달한다. 래치 회로들(20-23)은 전달 게이트 회로들(TG11-TG14)에 각각 연결되고 전류 경로 제어 신호들(TRIM0-TRIM3)을 기준 전압 회로(100)로 각각 제공한다. 래치회로들(20-23)은 코드 신호들(CODE0-CODE3)이 활성화 될 때 전류 경로 제어 신호들(TRIM0-TRIM3)을 발생한다.

분압 회로(50)는 전원 전압(Vcc)에 직렬로 연결된 복수 개의 저항들(R21-R25)을 구비한다. 각 NMOS 트랜지스터(MN21-MN24)의 드레인은 대응하는 저항(R22-R25)의 일단에 연결되고, 그것의 소오스는 접지 전압(Vss)에 연결되며, 그리고 그것의 게이트는 대응하는 코드 신호(CODE0-CODE3)를 받아들이도록 연결된다. NMOS 트랜지스터들(MN21-MN24)은 코드 신호들(CODE0-CODE3)에 응답해서 저항들(R23-R25)이 회로의 다른 구성요소들과 함께 동작하도록 한다.

제어 회로(200)는 기준 전압 회로(100)를 제어한다. 제어 회로(200)는 전류 경로 제어 신호들(TRIM0-TRIM3)에 따라서 기준 전압(Vref1)을 발생한다. 전류 경로 제어 신호들(TRIM0-TRIM3)은 제 1 레벨의 기준 전압 신호(Vref1)와 분배 전압(Vreftrim)을 비교하는 것에 의해 발생되는 비교 신호(COM)에 대응한다.

다음에는 본 발명에 따른 기준 전압 발생 회로의 동작에 대해 상세히 설명한다.

기준 전압 회로(100)가 일반적인 기준 전압을 발생할 때, 전류 경로 제어 신호들(TRIM0-TRIM3)은 로우 레벨이 된다. 여기서, 설명을 위해, 목표 기준 전압이 1.2V인 반면에 실제 기준 전압이 1.35V인 것으로 가정하자. 분압 회로(50)는 코드 신호들(CODE0-CODE3)에 따라서 분배 전압(Vreftrim)을 출력한다. 코드 신호들(CODE0-CODE3)은 어드레스 디코딩 신호로서 사용되고 순차적으로 하이 레벨로 변한다. 다음의 표 1은 코드 신호들(CODE0-CODE3) 각각이 하이 레벨로 변할 때 분배 전압(Vreftrim)의 값들을 보여주고 있다.

코드 신호(CODE1)가 하이 레벨일 때, 분배 전압(Vreftrim)은 1.3V이다. 이 1.3V의 분배 전압(Vreftrim)은 1.35V의 실제 기준 전압(Verf1)과 함께 비교회로(52)로 제공된다. 분배 전압(Verftrim)이 실제 기준 전압(Vref1)보다 높으면, 비교 회로(52)는 로우 레벨의 비교 신호(COM)를 출력한다. 출력 회로(54)는 로우 레벨의 비교 신호(COM)를 받아들인다. 그 후, 코드 신호들(CODE0-CODE3)에 응답해서 전달 게이트 회로들(TG11-TG14) 중에서 하나(TG12)가 온 됨으로써 로우 레벨의 비교 신호(COM)가 래치 회로(21)로 전달된다. 그 결과, 래치 회로(21)에서는 하이 레벨의 전류 경로 제어 신호(TRIM1)가 발생되고 이 신호(TRIM1)는 기준 전압회로(100)으로 제공된다. 이와 유사하게, 코드 신호들(CODE0, CODE2, CODE3)에 각각 응답해서 로우 레벨의 전류 경로 제어 신호들(TRIM0, TRIM2, TRIM3)이 발생되고 이 신호들(TRIM0, TRIM2, TRIM3)도 기준 전압 회로(100)으로 제공된다.

하이 레벨의 전류 경로 제어 신호(TRIM1)와 로우 레벨의 전류 경로 제어 신호들(TRIM0, TRIM2, TRIM3)이 기준 전압 회로(100)로 제공되기 때문에, 전달 게이트회로(TG2)는 오프 되는 반면에 전달 게이트 회로들(TG1, TG3, TG4)은 온 된다. 따라서, 전원 전압(Vcc)은 저항들(R11, R12), 차단 회로(10), 저항(R14), NMOS 트랜지스터(MN11), 차단 회로들(12, 13)을 통해 접지 전압(Vss)로 인가된다. 이는 PMOS 트랜지스터(MP1)의 게이트 전압을 감소시켜서 PMOS 트랜지스터(MP1)가 약하게 동작하도록 하는 결과를 가져온다. 따라서, 전원 전압(Vcc)가 저항(R11) 그리고 PMOS 트랜지스터(MP1)의 소오스-드레인을 통해 접지 전압(Vss)로 인가된다. 이와 같은 PMOS 트랜지스터(MP1)의 동작에 의해 기준 전압(Vref1)이 낮아진다. 따라서, 기준 전압(Vref1)은 대략 1.2V의 목표 전압에 근접하게 된다. 기준 전압(Vref1)이 목표 전압에 도달한 후에 차단 회로(11)의 퓨즈(f12)를 절단함으로써 기준 전압(Vref1)은 영구히 설정된다.

이상과 같은 본 발명에 따르면, 목표 기준 전압이 외부에서 인가되는 코드 신호들에 의해 얻어질 수 있으므로 총 소팅 시간을 줄일 수 있다. 또, 목표 기준 전압을 편리하게 설정할 수 있으므로 수율을 증가시킬 수 있고 제조 비용을 감소시킬 수 있다.

Claims

전원 전압과 접지 전압 사이에 연결되는 그리고 복수 개의 전류 경로 제어 신호들에 응답하여 기준 전압을 발생하는 기준 전압 회로 및; 상기 전류 경로 제어 신호들을 발생하는 제어 회로를 포함하되; 상기 제어 회로는 상기 전원 전압과 상기 접지 전압 사이에 연결되는 그리고 복수 개의 코드 신호들에 응답하여 분배 전압을 발생하는 분압 회로와, 상기 기준 전압과 상기 분배 전압을 비교하여 비교 신호를 발생하는 비교 회로 및, 상기 코드 신호들에 응답하여 상기 비교 신호를 받아들여서 상기 전류 패스 제어 신호들을 발생하는 출력 회로를 구비하는 것을 특징으로 하는 반도체 집적회로 장치의 기준 전압 발생 회로.
제1항에 있어서, 상기 분압 회로는: 상기 전원 전압에 직렬로 연결되는 복수 개의 저항들 및; 복수 개의 제 1 도전형의 트랜지스터들을 포함하되; 상기 제 1 도전형의 트랜지스터들 각각은 대응하는 저항의 일단에 연결되는 제 1 전극과, 상기 접지 전압에 연결되는 제 2 전극 및, 대응하는 코드 신호를 받아들이는 제어 전극을 구비하고, 상기 제 1 도전형의 트랜지스터들은 상기 코드 신호들에 응답해서 선택적으로 동작하는 것을 특징으로 하는 반도체 집적회로 장치의 기준 전압 발생 회로.
제1항에 있어서, 상기 기준 전압 회로는: 상기 전원 전압에 연결되는 제 1 노드와; 상기 접지 전압에 연결되는 제 2 노드와; 상기 제 1 노드에 직렬로 접속되는 복수 개의 저항들과; 상기 저항들과 상기 제 2 노드 사이에 직렬로 연결되는 복수 개의 제 1 도전형의 트랜지스터들과; 온도 변화에 따라서 상기 제 1 도전형의 트랜지스터들의 문턱 전압을 보상하는 그리고 상기 저항들과 상기 제 1 도전형의 트랜지스터들의 전압에 따라서 상기 기준 전압을 제어하는 복수 개의 제 2 도전형의 트랜지스터들 및; 상기 저항들과 상기 제 1 도전형의 트랜지스터들에 병렬로 연결되고, 상기 전류 경로 제어 신호들에 응답하여 신호 전달을 일시적으로 차단하는 복수 개의 차단회로들을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 기준 전압 발생 회로.
제3항에 있어서, 상기 차단 회로들 각각은: 대응하는 전류 경로 제어 신호에 응답하여 전류 경로를 제어하는 전달 게이트 회로 및; 상기 전달 게이트 회로에 직렬로 연결되고, 상기 전달 게이트 회로가 대응하는 전류 경로 제어 신호에 의해 오프 된 후에 차단되는 전류 차단 수단을 포함하고, 상기 전달 게이트 회로는: 제 1 전극, 제 2 전극 및, 상기 대응하는 전류 경로 제어 신호를 받아들이는 제어 전극을 갖는 제 2 도전형의 트랜지스터와; 상기 제 2 도전형의 트랜지스터의 상기 제 1 및 제 2 전극들에 병렬로 연결되는 제 1 전극 및 제 2 전극과, 상기 대응하는 전류 경로 제어 신호를 인버터를 통해 받아들이는 제어 전극을 갖는 제 1 도전형의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로 장치의 기준 전압 발생 회로.
제4항에 있어서, 상기 전류 차단 수단은 퓨즈인 것을 특징으로 하는 반도체 집적회로 장치의 기준 전압 발생 회로.
제1항에 있어서, 상기 출력 회로는 상기 코드 신호들에 응답해서 상기 기준 전압 회로로 상기 비교 신호를 전달하는 복수 개의 전달 회로들을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 기준 전압 발생 회로.
제6항에 있어서, 상기 전달 회로들 각각은: 대응하는 코드 신호에 응답해서 상기 비교 신호를 전달하는 전달 게이트 회로 및; 상기 전달 게이트 회로에 연결되고, 상기 비교 신호를 래치하여 상기 기준 전압 회로 상기 비교 신호를 제공하는 래치 회로를 포함하되; 상기 전달 게이트 회로는: 제 1 전극, 제 2 전극 및, 상기 대응하는 코드 신호를 받아들이는 제어 전극을 갖는 제 1 도전형의 트랜지스터와 및; 상기 제 1 도전형의 상기 제 1 및 제 2 전극들에 병렬로 연결되는 제 1 전극과 제 2 전극 및, 인버터를 통해 상기 대응하는 코드 신호를 받아들이는 제어 전극을 갖는 제 2 도전형의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로 장치의 기준 전압 발생 회로.