KR20000018496A

KR20000018496A - 플래쉬 메모리 장치의 기준 전압 발생 회로

Info

Publication number: KR20000018496A
Application number: KR1019980036100A
Authority: KR
Inventors: 박종민
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-09-02
Filing date: 1998-09-02
Publication date: 2000-04-06
Also published as: JP3707965B2; TW419893B; JP2000089842A; KR100308186B1; US6166589A

Abstract

여기에 개시된 플래쉬 메모리 장치는 전류 패스 제어 신호들에 응답하여 도통된 전류 패스에 따라 기준 전압을 발생하는 회로, 상기 전류 패스 제어 신호를 발생하는 제어 회로를 포함하되, 디코딩 신호에 응답하여 전원 전압을 분배한 분압을 발생하는 분압 회로, 상기 분압과 상기 기준 전압을 비교하여 비교 신호를 발생하는 비교 회로 그리고 상기 디코딩 신호에 응답하여 상기 비교 신호를 받아들이고, 상기 전류 패스 제어 신호를 발생하는 회로를 포함한다.

Description

플래쉬 메모리 장치의 기준 전압 발생 회로(REFERENCE VOLTAGE GENERATING CIRCUIT FOR USE IN FLASH MEMORY DEVICE)

본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 플래쉬 메모리 장치의 기준 전압 발생 회로에 관한 것이다.

상기 반도체 메모리 장치의 소형화 및 집적화 추세에 따라, 외부에서 공급되는 전원 전압보다 낮은 내부 전압을 사용하는 것이 일반화되고 있다. 내부 전원 전압 발생 회로는 외부 환경에 따른 온도 변화, 외부 전원 전압의 변화 및 공정상의 변화와 무관하게 안정된 레벨을 유지하는 기준 전압을 받아들여 내부 전원 전압을 발생한다.

도 1은 플래쉬 메모리 장치의 기준 전압 발생 회로의 구성을 보여주는 회로도이다.

기준 전압 발생 회로는 저항들과 MOS 트랜지스터들 그리고 퓨즈들로 구성된다. 상기 퓨즈는 기준 전압의 레벨을 보상하기 위한 것으로서, 레이저 빔에 의해 커팅된다. 상기 퓨즈의 절단 유무에 따라 기준 전압을 조절하는 경우에 있어서, 디바이스의 패스/페일(pass/fail)을 테스트하는 과정에서 다음과 같은 제약이 뒤따르게 된다. 즉, EDS(electric die sorting)의 웨이퍼 상태에서 디바이스의 패스/페일을 판단하기 위해 디바이스의 기준 전압이 설계시 목표하는 기준 전압과 동일한지를 측정한다. 상기 기준전압을 측정한 데이터를 토대로 퓨즈의 커팅 유무가 결정된다. 그 후, 조절된 기준 전압을 사용하여 디바이스의 패스/페일을 판단한다. 상기 디바이스의 패스/페일에 관한 데이터 및 페일 어드레스에 따라 퓨즈의 커팅이 결정되므로써 EDS sorting이 한 번더 수행된다. 이는 전체적으로 sorting 시간 및 디바이스 패스/페일 테스트를 증가시켜 수율 저하 및 제작 비용을 상승시키는 요인으로 작용하게 된다.

본 발명의 목적은 트랜지스터의 드레솔드 전압 및 공정의 변화로 인한 기준 전압이 안정된 레벨을 갖도록 하는 플래쉬 메모리 장치의 기준 전압 발생 회로를 제공하기 위함이다.

본 발명의 또 따른 목적은 기준 전압과 같은 파라미터의 EDS sorting 단계를 줄여 전체 sorting 시간의 증가를 막을 수 있는 플래쉬 메모리 장치의 기준 전압 발생 회로를 제공하기 위함이다.

도 1은 종래 기술에 따른 기준 전압 발생 회로의 회로도;

도 2는 본 발명에 따른 기준 전압 발생 회로의 회로도; 그리고

도 3은 본 발명에 따른 기준 전압 제어 회로의 상세 회로도이다.

*도면의 주요부분에 대한 부호 설명

100 : 비교 회로 110 : 분압 회로

120 : 출력 회로

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 플래쉬 메모리 장치의 기준 전압 발생 회로는 전류 패스 제어 신호에 응답하여 도통된 전류 패스에 따라 기준 전압을 발생하는 회로, 상기 전류 패스 제어 신호를 발생하는 제어 회로를 포함하되, 디코딩 신호에 응답하여 전원 전압을 분배한 분압을 발생하는 분압 회로, 상기 분압과 상기 기준 전압을 비교하여 비교 신호를 발생하는 비교 회로 및 상기 디코딩 신호에 응답하여 상기 비교 신호를 받아들이고, 상기 전류 패스 제어 신호를 발생하는 회로를 포함한다.

이 바람직한 실시예에 있어서, 상기 제어 회로는 제 1 레벨의 상기 기준 전압과 분압을 비교한 결과의 비교 신호에 대응하는 전류 패스 제어 신호에 따라 상기 기준 전압 발생 회로가 제 2 레벨의 기준 전압을 발생하도록 한다.

이 바람직한 실시예에 있어서, 상기 기준 전압을 발생하는 회로는 제 1 전원 전압이 인가되는 제 1 전원 단자, 제 2 전원 전압이 인가되는 제 2 전원 단자, 제 1 노드, 상기 제 1 전원 단자와 상기 제 1 노드 사이에 직렬로 접속되는 복수 개의 저항들, 상기 제 1 노드 및 상기 제 2 전원 단자 사이에 채널들이 직렬로 연결되고, 게이트가 일단이 상기 제 1 전원 단자에 연결되는 제 1 저항의 타단에 공통으로 연결되는 복수 개의 MOS 트랜지스터들 그리고 상기 제 1 저항을 제외한 저항들 및 복수 개의 MOS 트랜지스터의 채널 양단에 각각 접속되고, 상기 전류 패스 제어 신호에 응답하여 상기 저항들 및 MOS 트랜지스터의 전류 패스 경로를 제어하는 차단 회로를 포함한다.

이 바람직한 실시예에 있어서, 상기 제어 회로는 게이트로 상기 전류 패스 제어 신호를 받아들이고 상기 각 저항 양단 사이에 채널이 형성되는 PMOS 트랜지스터, 게이트로 반전된 전류 패스 제어 신호를 받아들이고, 상기 PMOS 트랜지스터와 병렬로 연결되는 NMOS 트랜지스터 및 상기 각 저항 양단 사이에 그리고 상기 MOS 트랜지스터들의 채널들과 직렬로 접속되는 퓨즈를 포함한다.

이 바람직한 실시예에 있어서, 상기 제어 회로는, 상기 PMOS, NMOS 트랜지스터를 턴오프시켜 이에 접속되는 저항들 및 MOS 트랜지스터들로의 전류 패스를 도통시킨다.

이 바람직한 실시예에 있어서, 상기 제어 회로는, 상기 디코딩 신호에 응답하여 상기 비교 신호를 전달하는 전달 게이트 회로 및 상기 전달 게이트를 통해 전달된 비교 신호를 래치하기 위한 래치 회로를 포함한다.

이 바람직한 실시예에 있어서, 상기 래치 회로는, 상기 디코딩 신호 중 어느 하나가 활성화될 때, 활성화되는 전류 패스 제어 신호를 발생한다.

(작용)

이와 같은 장치에 의해서, 목표레벨의 기준 전압을 퓨즈 절단없이도 얻을 수 있다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 2 및 도 3에 의거하여 설명한다.

도 2는 본 발명에 따른 플래쉬 메모리 장치의 기준 전압 발생 회로를 보여주는 회로도이다.

기준 전압 발생 회로는 기준 전압 출력단(3)과 접지(2) 사이에 채널이 형성되고 게이트가 제 1 노드(N1)에 연결되는 PMOS 트랜지스터(MP11)를 포함한다. 그리고 전원 단자(1)와 상기 제 1 노드(N1) 사이에 직렬로 연결되는 저항들(R11M R12, R13, R14)과, 상기 제 1 노드(N1)와 접지(2) 사이에 채널들이 직렬로 연결되는 NMOS 트랜지스터들(MN11, MN12, MN13)과, 상기 저항들 및 NMOS 트랜지스터들로의 전류 패스를 제어하는 차단 회로를 포함한다. 상기 차단 회로는 전원 단자(1)에 일단이 접속되는 저항(R11) 및 이에 인접한 저항(R12)을 제외한 나머지 저항들(R13, R14)의 양단에 각각 연결되고, 상기 제 1 노드(N1)에 채널이 연결되는 NMOS 트랜지스터(MN11)를 제외한 나머지 NMOS 트랜지스터들(MN12, MN13)의 채널 양단에 각각 연결된다.

저항의 양단에 연결되는 제 1 그룹의 차단 회로는 상기 저항(R13, R14)의 일단에 채널이 연결되고 게이트로 상기 전류 패스 제어 신호(TRIM0, TRIM1)를 인가받는 PMOS 트랜지스터(MP11)와 상기 채널과 병렬로 연결되고 게이트로 전류 패스 제어 신호(TRIM0, TRIM1)를 반전시키는 인버터의 출력이 인가되는 NMOS 트랜지스터로 구성된 전송 게이트(TG1, TG2) 그리고 상기 채널과 저항의 타단에 연결되는 퓨즈(f11, f12)를 각각 포함한다. 그리고 상기 NMOS 트랜지스터 채널 양단 사이에 연결되는 제 2 그룹의 차단 회로는 상기 제 1 그룹의 차단 회로와 동일한 구성을 가지므로 생략한다.

도 3은 본 발명에 따른 기준 전압 트림(조절) 회로를 보여주는 회로도이다.

기준 전압 조절 회로는 측정된 기준 전압(Vref)과 분압(Vreftrim)을 비교하기 위한 비교 회로(100), 상기 분압(Vreftrim)을 발생하는 분압 회로(110) 그리고 상기 비교 회로(100)로부터 출력되는 비교 신호(COM)를 전류 패스 제어 신호(TRIMO, TRIM1, TRIM2, TRIM3)로 출력하는 출력 회로(120)를 포함한다.

상기 비교 회로(100)는 제 1 입력단으로 측정된 기준 전압(Vref)을 받아들이고, 제 2 입력단으로 상기 분압(Vreftrim)을 받아들이는 차동 증폭기(differential amplifier)이다.

상기 분압 회로(110)는 전원전압이 인가되는 전원 단자(1)에서부터 직렬로 접속되는 저항들(R21, R22, R23, R24) 및 상기 전원 단자(1)에 일단이 연결되는 저항(R21)을 제외한 나머지 저항들(R22, R23, R24, R25)의 타단과 접지사이에 채널이 형성되는 NMOS 트랜지스터들(MN21, MN22, MN23, MN24)을 포함한다. 상기 NMOS 트랜지스터들(MN21, MN22, MN23, MN24)의 게이트들로는 코딩 신호(CODE0, CODE2, CODE3, CODE4)가 각각 인가된다.

상기 출력 회로(120)는 상기 비교 회로(100)의 출력단으로부터의 비교 신호를 받아들이는 제 1 그룹과 인버터(IV11)를 통해 반전된 신호를 받아들이는 제 2 그룹으로 나눌수 있다. 먼저 제 1 그룹의 출력 회로는 게이트로 코딩 신호 및 반전된 코딩 신호가 각각 인가되고 채널이 병렬로 형성되는 NMOS, PMOS 트랜지스터들로 이루어진 전송 게이트(TG11, TG12)와 상기 전송 게이트(TG11, TG12)를 통해 전달된 비교 신호를 래치하기 위한 래치 회로(IV13, IV14 / IV16, IV17)를 포함한다. 상기 제 2 그룹의 출력 회로는 인버터(IV11)를 통해 반전된 비교 신호를 출력한다는 것을 제외하고 상기 제 1 그룹의 출력 회로와 동일하므로 생략한다.

도 1의 기준 전압 발생 회로는 정상적인 기준 전압을 발생할 때, 모두 L의 전류 패스 제어 신호가 인가된다.

설계시 기준 전압의 목표 레벨이 1.2V이고, 실제 측정된 기준 전압이 1.35V라고 가정하자.

먼저, 도 2의 분압 회로는 외부에서 입력되는 코딩 신호에 따라 저항들을 통해 접지로 전류 경로가 형성된다. 코딩 신호(CODE0, CODE1, CODE2, CODE3)중 어느 하나의 'H'의 신호가 인가되면 아래 표와 같은 전압(Vreftrim)이 출력된다.

	CODE0	CODE1	CODE2	CODE3
Vreftrim	1.4V	1.3V	1.1V	1.0V

코딩 신호중 'H'의 CODE1이 입력될 때, 1.3V의 전압이 출력된다. 이는 측정된 상기 기준 전압(Vref1)과 함께 상기 비교 회로(10)에 인가된다. 이때, 측정된 기준 전압(1.35V)이 상기 코딩 신호(CODE1)에 응답하여 발생되는 전압(Vreftrim=1.3V)보다 크므로 비교 회로(100)는 'L'의 비교 신호(COM)가 출력된다. 출력 회로는 상기 'H'의 CODE1에 응답하여 120b의 전송 게이트가 상기 비교 신호를 래치 회로로 전달하여 H의 전류 패스 신호(TRIM1)가 출력된다. 나머지 코딩 신호에 의해 TRIM0, TRIM2, TRIM3들은 모두 L, L, L로서 출력된다. 상기 전류 패스 신호들은 도 1의 기준 전압 발생 회로로 인가된다. 그에 따라 차단 회로(130b)의 MOS 트랜지스터들은 턴오프되어 I로의 전류 패스가 형성되고, 나머지 차단 회로들(130a, 130c, 130d)의 전송 게이트들은 턴온되어 I'로의 전류패스가 형성된다. 제 1 노드(N11)의 전압 레벨이 낮아져 이에 게이트가 접속되는 PMOS 트랜지스터를 통해 기준 전압의 레벨이 낮아져 설계시 목표로 했던 1.2V에 근접한 기준 전압이 발생된다.

본 발명에 따르면 기준전압이 목표 레벨과 다를 경우에 퓨즈를 커팅하지 않고도 목표 레벨을 갖도록 발생될 수 있고, 이를 이용한 디비이스의 패스/페일 테스트가 동시에 가능한다.

Claims

플래쉬 메모리 장치의 기준 전압 발생 회로에 있어서:

전류 패스 제어 신호(TRIMO, TRIM1, TRIM2, TRIM3)에 응답하여 도통된 전류 패스에 따라 기준 전압을 발생하는 회로 및;

상기 전류 패스 제어 신호를 발생하는 제어 회로를 포함하되,

디코딩 신호에 응답하여 전원 전압을 분배한 분압을 발생하는 분압 회로와;

상기 분압과 상기 기준 전압을 비교하여 비교 신호를 발생하는 비교 회로와; 그리고

상기 디코딩 신호에 응답하여 상기 비교 신호를 받아들이고, 상기 전류 패스 제어 신호를 발생하는 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 기준 전압 발생 회로.
제 1 항에 있어서,

상기 제어 회로는 제 1 레벨의 상기 기준 전압과 분압을 비교한 결과의 비교 신호에 대응하는 전류 패스 제어 신호에 따라 상기 기준 전압 발생 회로가 제 2 레벨의 기준 전압을 발생하도록 하는 것을 특징으로 하는 플래시 메모리 장치의 기준 전압 발생 회로.
제 1 항에 있어서,

상기 기준 전압을 발생하는 회로는,

제 1 전원 전압이 인가되는 제 1 전원 단자와;

제 2 전원 전압이 인가되는 제 2 전원 단자와;

제 1 노드와;

상기 제 1 전원 단자와 상기 제 1 노드 사이에 직렬로 접속되는 복수 개의 저항들과;

상기 제 1 노드 및 상기 제 2 전원 단자 사이에 채널들이 직렬로 연결되고, 게이트가 일단이 상기 제 1 전원 단자에 연결되는 제 1 저항의 타단에 공통으로 연결되는 복수 개의 MOS 트랜지스터들과; 그리고

상기 제 1 저항을 제외한 저항들 및 복수 개의 MOS 트랜지스터의 채널 양단에 각각 접속되고, 상기 전류 패스 제어 신호(TRIM)에 응답하여 상기 저항들 및 MOS 트랜지스터의 전류 패스 경로를 제어하는 차단 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 기준 전압 발생 회로.
제 3 항에 있어서,

상기 제어 회로는 게이트로 상기 전류 패스 제어 신호를 받아들이고 상기 각 저항 양단 사이에 채널이 형성되는 PMOS 트랜지스터와;

게이트로 반전된 전류 패스 제어 신호를 받아들이고, 상기 PMOS 트랜지스터와 병렬로 연결되는 NMOS 트랜지스터와; 그리고

상기 각 저항 양단 사이에 그리고 상기 MOS 트랜지스터들의 채널들과 직렬로 접속되는 퓨즈를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 기준 전압 발생 회로.
제 4 항에 있어서,

상기 제어 회로는 상기 PMOS, NMOS 트랜지스터를 턴오프시켜 이에 접속되는 저항들 및 MOS 트랜지스터들로의 전류 패스를 도통시키는 것을 특징으로 하는 플래시 메모리 장치의 기준 전압 발생 회로.
제 1 항에 있어서,

상기 제어 회로는,

상기 디코딩 신호에 응답하여 상기 비교 신호를 전달하는 전달 게이트 회로 및;

상기 전달 게이트를 통해 전달된 비교 신호를 래치하기 위한 래치 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 기준 전압 발생 회로.
제 6 항에 있어서,

상기 래치 회로는, 상기 디코딩 신호(code0, code1, code2, code3)중 어느 하나가 활성화될 때, 활성화되는 전류 패스 제어 신호를 발생하는 것을 특징으로 하는 플래시 메모리 장치의 기준 전압 발생 회로.