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Die Erfindung betrifft monolithisch integrierte Spannungsregler,
insbesondere einen Spannungsregler zur Verwendung in elektrisch
programmierbaren, nicht-flüchigen integrierten Speicherschaltungen, die
in CMOS-Technologie ausgelegt sind.
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Eine nicht-flüchtige Speicherzelle besteht aus einem MOS-Transistor,
dessen Gate-Elektrode über der Kanalzone eine schwimmende Elektrode
bildet, d. h. eine Elektrode mit hoher Gleichstromimpedanz bezüglich
sämtlicher anderer Knoten der Zelle und der externen Schaltung, an die
die Zelle angeschlossen ist. Außerdem enthält die Zelle eine zweite
Gate-Elektrode, die als Steuergate bezeichnet wird und durch geeignete
Steuerspannungen betrieben wird. Die übrigen Elektroden des
Transistors sind die üblichen Drain-, Source- und Substratelektroden.
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Durch den Einsatz geeigneter Methoden läßt sich die Ladungsmenge an
dem schwimmenden Gate variieren, und damit läßt sich die
Schwellenspannung verändern, die von dem Steuergate "gesehen" wird
(üblicherweise wird diese zur Vereinfachung als Schwellenspannung des
Transistors bezeichnet). Dies macht es möglich, daß der Transistor einen
von zwei logischen Zuständen einnimmt, einen mit "hoher"
Schwellenspannung, einen anderen mit einer "niedrigen"
Schwellenspannung. Wird an das Steuergate eine Zwischenspannung
zwischen den beiden Schwellenspannungen gelegt, so kann man den
Transistorzustand "auslesen", da der Transistor mit seiner entweder
niedrigen oder hohen Impedanz an seinen Drain- und Sourceelektroden
dann seine betreffende Schwellenspannung aufweist. Der Transistor läßt
sich also als speicherndes logisches Element betrachten. Da das
schwimmende Gate bezüglich jedem anderen Knoten eine sehr hohe
Impedanz besitzt, läßt sich sein Ladungszustand über eine sehr lange
Zeitspanne halten, so daß die Zelle die typischen Merkmale eines
"nichtflüchtigen Speichers" aufweist. Der logische Zustand dieser Zelle läßt
sich tatsächlich für eine unendlich lange Zeit erhalten, auch wenn die
Versorgungsspannung der angeschlossenen Schaltung abgeschaltet wird.
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Der Vorgang, mit dem Ladung in dem schwimmenden Gate gespeichert
wird, wird als "Programmierung" bezeichnet, der Vorgang, durch den
die in dem schwimmenden Gate vorhandene Ladung entfernt wird, wird
als "Löschen" bezeichnet. Zur Vereinfachung wird auf das Beispiel einer
Zelle Bezug genommen, die einen n-Kanal-Transistor enthält. Die in
dem schwimmenden Gate speicherbare Ladung setzt sich aus Elektronen
zusammen; die Zellen-Schwellenspannung wird durch den
Programmiervorgang auf einen hohen Wert gebracht.
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Die der vorliegenden Erfindung zugrundeliegende Aufgabe bezieht sich
auf den Programmiervorgang der Zelle. Um diese Operation
auszuführen, müssen sowohl die Drain-Elektrode als auch das Steuergate
der Zelle auf geeignete Pegel positiver Spannung gebracht werden,
während die Source-Elektrode auf der negativen Versorgungsspannung
VSS gehalten wird, die als Massespannung angenommen werden kann,
und an die auch die Substratelektrode angenommenerweise angeschlossen
ist. Dies ruft eine positive Spannung in dem schwimmenden Gate
hervor. Aufgrund der an seine Elektroden angelegten Spannungspegel
wird der Zellentransistor in seinen Sättigungsbereich getrieben und von
einem starken Strom durchflossen. Diese Situation führt bei Anlegen
geeigneter Spannungswerte dazu, daß Elektronen durch das Siliziumoxid
gelangen, welches die Kanalzone von dem schwimmenden Gate trennt.
Der Elektronenfluß wird zu dem Gate geleitet, welches dadurch negativ
aufgeladen wird. Die Schwellenspannung des Transistors ändert sich
während des Programmiervorgangs, und dementsprechend ähndert sich
die Stärke des durch ihn fließenden Stroms im Verlauf der Zeit. Wenn
bei Anlegen der für den Programmiervorgang erforderlichen positiven
Spannung an das Steuergate des Transistors keine positive Spannung an
dessen Drainelektrode gelegt wird, fließt kein Strom durch die Zelle,
und deshalb wird diese nicht programmiert. Häufig erfolgt die
Zellenprogrammierung mit Hilfe einer Menge kurzer
Programmierimpulse anstelle mit einem Einzelimpuls längerer Dauer
("pulsierendes Programmieren").
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Eine elektrisch programmierbare nicht-flüchtige Speicherschaltung
enthält üblicherweise eine sehr große Anzahl von Zellen. Organisiert
sind die Zellen in Reihen und Spalten (Bitleitungen). Zellen innerhalb
einer Bitleitung sind mit ihren Drain-Elektroden zusammengeschaltet.
Jede Zelle wird eindeutig durch Aktivierung einer Reihenleitung
adressiert.
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Auf der Systemebene gibt es zwei Spannungen, die von einer externen
Quelle an das Speicherbauelement gelegt werden, nämlich: eine
Versorgungsspannung VDD und eine Programmierspannung VDD.
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Typische Nennwerte für diese Spannungen sind 5 V bzw. 12 V (diese
Werte werden als VSS bezeichnet). Anwendungs-Spezifikationen sind für
VPP engere prozentuale Abweichungstoleranz vor als für VDD.
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Um eine gegebene Zelle zu programmieren, müssen die Reihenleitung
und die Bitleitung, welche sie adressieren, auf geeignete positive
Spannungspegel gebracht werden, wie dies dargestellt ist in IEEE
Journal of Solid-State Circuits, Vol. 23, Nr. 5, Oktober 1988, Seiten
1157-1163, Kynett et al.: "An In-System Reporgrammable 32K·8
CMOS Flash Memory", welches dem Oberbegriff des Anspruchs 1
entspricht, sowie in dem US-Patent 5 086 238. Die Bitleitung wird
üblicherweise durch Aktivieren von zwei Auswahltransistoren MW und
MB, die miteinander und mit der Speicherzelle betrieblich in Reihe
geschaltet sind, auf den geeigneten Pegel gebracht. Nur wenn die
ausgewählte Zelle zu programmieren ist, werden die zwei Transistoren
gleichzeitig eingeschaltet, damit die ausgewählte Bitleitung auf eine hohe
Spannung gebracht werden kann. Die beiden Transistoren können
komplementäre Typen sein, z. B. vom n-Kanal-Typ für MB und p-Kanal-
Typ für MW.
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Das Aktivieren der Bitleitung erfolgt durch Einsatz zweier Signale Se1W
und Se1B, die an die Gateanschlüsse der beiden Transistoren MW bzw.
MB gelegt werden. MW ist eingeschaltet, wenn Se1W logisch niedrig
ist, MB wird eingeschaltet, wenn Seiß logisch hohen Pegel hat.
(Offensichtlich müssen die von den Signalen bei den beiden logischen
Pegeln erreichten Spannungswerte passend sein.)
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Die Programmierung einer Speicherzelle wird spürbar beeinflußt durch
die an den Drain angelegte Spannung, d. h. durch die Spannung VBL,
die an ihrer zugehörigen Bitleitung ansteht. Ein niedriger Spannungswert
würde zu einer nicht effizienten und langsamen Programmierung der
Zelle führen, wohingegen ein zu hoher Wert zu dem Phänomen führt,
welches als weiche Löschung (soft-erasing) bezeichnet wird, und bei
dem die Zelle teilweise gelöscht wird. Der optimale Bereich für VBL ist
ein ziemlich schmaler Bereich (typischerweise etwa 5 V bis 6 V).
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Demzufolge ist ein hochgenauer Spannungsregler erforderlich, um die
richtige Spannung während der Programmierung auf die Bitleitung zu
geben. Wie bereits erwähnt, ziehen bei diesem Schritt die
programmierten Zellen eine beträchtliche Menge Strom, die durch den
Regler bereitgestellt werden muß. Um den Programmiervorgang zu
beschleunigen, sollte der Regler ein sehr rasches Ansprechverhalten
bezüglich Stromanforderungen aus den Speicherzellen haben,
insbesondere dann, wenn die Programmierung mit Hilfe der Pulsier-
Methode vorgenommen wird.
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Allerdings muß beachtet werden, daß die erforderliche Genauigkeit und
Möglichkeit, starke Ströme bei kurzen Ansprechzeiten bereitzustellen,
immer noch unzureichend sein kann, um in konstanter Weise optimale
Leistung unter sämtlichen Programmierbedingungen zu erhalten.
Aufgrund des Umstands, daß die Bitleitung über zwei Transistoren
ausgewählt wird, wobei die Stärke des von der Bitleitung gezogenen
Stroms iBL ein relativ hoher Wert ist (in der Größenordnung von
einigen mA), bewirken die Widerstande der Auswahltransistoren im
leitenden Zustand einen Spannungsabfall VBL, der Ursache ist dafür, daß
die Spannung VBL auf der Bitleitung signifikant abweicht von der
Ausgangsspannung VREG des Reglers. Dies führt dazu, daß sich die
Systemleistung,
gemessen an der Zellen-Programmierfähigkeit,
verschlechtert.
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In Fig. 1 der Zeichnungen ist ein Diagramm der Schaltungslösung
dargestellt, die in dem oben erwähnten Artikel von Kynett vorgeschlagen
ist. Der zur Programmierung erforderliche Strom wird über eine
Programmierspannungsleitung VPP auf die Bitleitung gegeben. Zwischen
der Programmierspannungsleitung und Masse befindet sich ein
Spannungsregler, bestehend aus einem Spannungsteiler aus drei
Widerständen R1, R2 und R3, zu denen vier Transistoren M1, M2, M3
und M4 parallel geschaltet sind, und die untereinander mit ihren Source-
und Drain-Anschlüssen in Reihe geschaltet sind.
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Die Gateanschlüsse der Transistoren M1, M4 und M3 sind mit einem
Knoten zwischen den Widerständen R1 und R2, einem Knoten zwischen
den Widerständen R2 und R3 bzw. mit der
Programmierspannungsleitung verbunden.
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Die auf der Bitleitung anstehende Spannung ist gleich der Spannung
WREF am Gateanschluß des Transistors M2, der als Diode geschaltet
ist, jedoch für eine negative Pegelumsetzung aufgrund eines
Transistorpaares M6, M7, die während der Programmierung von einem
Strom durchfloßen werden, wobei diese Transistoren - in der
dargestellten Konfiguration - den Bitleitungs-Auswahltransistor bzw. den
Schreibauswahltransistor bilden.
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Die Spannung V1 an der Source des p-Kanal-Transistors M4 wird durch
den Widerstandsteiler eingestellt, der durch R1, R2 und R3 gebildet
wird, ausgedrückt durch:
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V1 = VPP * [R1 + R3/(R1 + R2 + R3)] (2)
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Der Teiler ist so bemessen, daß die Nennspannung V1 gleich dem
erforderlichen Wert auf der Bitleitung für die Programmierung ist, die
dann bei Nenn-Bedingungen optimal erfolgt.
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Die tatsächliche Ausgangsspannung des Reglers, WREF, wird mit Hilfe
einer positiven Pegelumsetzung, die durch n-Kanal-Transistoren M3 und
M2 erfolgt, über den Wert V1 angehoben. Die in der Endstufe des
Reglers verschalteten Transistoren M2 und M3 (wobei diese Stufe die
Transistoren M1:M4 enthält) sind an die Transistoren M6 bzw. M7
angepaßt. Die Abmessungen des Transistors M1, der als Stromquelle
fungiert, sind derart gewählt, daß die Stromdichte durch die Transistoren
M2 und M3 die gleiche ist wie die Nennstromstärke, die entwurfsgemäß
beim Programmiervorgang durch die beiden Transistoren M6 und M7
fließt. Damit wird der Spannungsabfall an WREF und der Bitleitung
gleich demjenigen an der Serienschaltung aus den Transistoren M2 und
M3. Wenn folglich der durch M6 und M7 während des
Programmiervorgangs fließende Strom der gleiche wie der
entwurfsmäßige Strom ist, so ist die Spannung auf der Bitleitung der
Sollwert V 1.
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Allerdings ist diese Methode nicht so effektiv, und es gibt einige
Nachteile.
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Allerdings kann der von der ausgewählten Zelle gezogene
Programmierstrom von einer integrierten Schaltung zu anderen
schwanken, bedingt durch unvermeidbare Schwankungen des
Fertigungsprozesses. Sie unterliegt möglicherweise auch Schwankungen
aufgrund der Änderungen in der Umgebung der integrierten Schaltung
und in Abhängigkeit von Anwendungsbedingungen. Folglich wäre es
ziemlich willkürlich, den Wert des Stroms zu definieren, der durch die
beiden Transistoren M6 und M7 fließt, und den Wert des Stromflusses
durch M2 und M3 am Zeichenbrett einzustellen. In der Praxis kann der
Schaltungsentwickler nur den typischen Wert des Stroms fixieren, der
durch die Bitleitung während des Programmiervorgangs fließen sollte,
und basierend darauf kann der Stromfluß durch den Transistor M1
fixiert werden. Wenn allerdings der Stromfluß durch die Bitleitung beim
Programmiervorgang sich von dem Stromfluß durch die Regler-
Ausgangsstufe gemäß dieser Entwurfsoption unterscheidet, wird die
Spannung auf der Bitleitung unkorrekt.
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Außerdem wird im Entwicklungsstadium die Schwellenspannung der
Speicherzelle allmählich höher, so daß das Abziehen des Zellenstroms
im Zuge der Zeit geringer wird. Folglich kann die Spannungsregelung,
die auf eine Abschätzung eines Mittelwerts für den Programmierstrom
beruht, nicht jedes Mal zufriedenstellende Ergebnisse liefern.
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Aufgabe der Erfindung ist es, die Ausgangsspannung des Reglers so
einzurichten, daß die bei jedem Programmierschritt auf der Bitleitung
anstehende Spannung die gleiche ist wie die Spannung, die für den
optimalen Programmiervorgang erforderlich ist.
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Erreicht wird dies durch einen Spannungsregler, wie er durch den
beigefügten Anspruch 1 gekennzeichnet ist.
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Die Merkmale und Vorteile des erfindungsgemäßen Reglers ergeben sich
deutlich aus der nachfolgenden detaillierten Beschreibung einiger
Ausführungsbeispiele, die nicht-beschränkende Beispiele anhand der
begleitenden Zeichnungen darstellen.
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In den Zeichnungen zeigen:
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Fig. 1 ein Diagramm einer Programmierschaltung mit einem zum
Stand der Technik gehörigen Spannungsregler;
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Fig. 2 ein teilweise in Blockform gehaltenes allgemeines Diagramm
eines erfindungsgemäßen Spannungsreglers, an den die
Programmierschaltung in ihrer einfachsten Form angeschlossen
ist;
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Fig. 3 ein einfacheres, jedoch weniger genaues Schaltungslayout für
einen erfindungsgemäßen Schaltungsregler;
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Fig. 4 ein weiteres Schaltungs-Layout für den erfindungsgemäßen
Spannungsregler; und
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Fig. 5 ein Beispiel eines vollständigen Schaltungsdiagramms zum
Implementieren eines erfindungsgemäßen Schaltungsreglers.
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Die Spannungsregler-Schaltungsanordnung gemäß der Erfindung enthält
gemäß Fig. 2 einen Operationsverstärker (A), der für eine Verstärkung
von Eins ausgelegt ist, und an dessen nicht-invertierenden Eingang eine
Spannung VREF angelegt ist, die zum Speisen der Last an dem Ausgang
zu verdoppeln ist. Die Ausgangsspannung VREG des Reglers ist im
Idealfall gleich VREF. Die Spannung VREF an dem nicht-invertierenden
Eingang des Verstärkers wird über einen Teiler erhalten, der aus zwei
Widerständen R1 und R2 gebildet wird, zwischen denen zwei
Transistoren MWd und MBd geschaltet sind, die an die
Auswahltransistoren MW bzw. MB der Bitleitung angepaßt sind (d. h. sie
besitzen die gleichen Kennlinien wie die letztgenannten Transistoren,
jedoch mit einem geeigneten Maßstabsfaktor im Verhältnis W/L der
tatsächlichen Kanalbreite zu der tatsächlichen Kanal-Länge, wie im
folgenden erläutert wird. Die Transistoren MWd und MBd haben
keinerlei Wirkung und könnten im einschlägigen Stand der Technik als
Dummytransistoren bezeichnet werden.
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An die Gateanschlüsse dieser Transistoren werden Befehlssignale Se1Wd
und Se1Bd gelegt, die typischerweise mit den Signalen Se1W bzw. Seiß
übereinstimmen können, welche an die Auswahltransistoren MW bzw.
MB gelegt werden. Außerdem enthält die Schaltung gesteuerte
Stromquellen G1 und G2, die einen Strom iS gleich dem Strom iBL
liefern, der von dem Regler ausgegeben und von der Bitleitung gezogen
wird. Diese Quellen lassen sich durch Stromspiegelschaltungen
implementieren. Die Spannung VREF lautet:
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VREF = VPROG + vd wobei VPROG =
VPP*[(R2+Ron.d)/(R1 + R2 + Ron.d)] und
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vd = iSRon, d*R1/(R1 + R2 + Ron.d) = βiSRon,d
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wobei Ron, d = Ron, MWd + Ron, MBd die Summe der Widerstände
im leitenden Zustand des Transistorpaares MWd und MBd ist.
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In der obigen Relation wird außerdem angenommen, daß
β = R1/(R1 + R2 + Ron.d) (5)
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Durch geeignete Auswahl des Skalenfaktors zwischen den
Transistorpaaren MWd, MBd und MW, MB, d. h. bei:
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(W/L)MWd/(W/L)MW = (W/L)MBd/(W/L)MB =
R1/(R1 + R2 + Ron.d) = β (6)
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gilt Ron, d = (1/β)Ron, BL, und mit iS = IBL gilt daher
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vd = vBL (7)
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Damit wird die Spannung vBL auf der Bitleitung zu:
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vBL = VREG - vBL = VREF - vBL = VPROG + vd - vBL = VPROG
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Die Bemessung des Teilers ist so, daß die Spannung VPROG gleich der
auf der Bitleitung für optimale Implementierung der
Zellenprogrammierung erforderlichen Spannung ist.
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Die Kompensation für den Spannungsabfall an den Bitleitungs-
Auswahltransistoren erfolgt also bezüglich des Werts des Stroms, der
jeweils gerade der Last zugeführt wird, und nicht bezüglich der
mittleren Stromstärke. Deshalb ist die Spannung auf der Bitleitung
jederzeit auf den idealen Wert (VPROG), ungeachtet von
Prozeßschwankungen und dem Widerstand der Auswahltransistoren in
deren leitendem Zustand (vorausgesetzt, zwischen diesen und den
Dummy-Transistoren ist eine gute Anpassung gewährleistet).
Zweckmäßigerweise sollte der Spannungsabfall an den Dummy-
Transistoren in keinem Fall die Spannung VREF, die an den
nichtinvertierenden Eingangsanschluß des Verstärkers gelegt wird, weit genug
nach oben verschieben, damit diese Spannung von dem Bereich von
Werten abweichen kann, die dem dynamischen Eingangsbereich des
Verstärkers entsprechen. Der Widerstandswert dieser Transistoren in
deren leitendem Zustand sollte nicht zu hoch sein, wenn übermäßig
große Zeitkonstanten zu vermeiden sind, weil der Widerstandswert in
Reihe liegt mit großen Kapazitäten. Innerhalb der Regler-
Ansprechzeitgrenzen wird der ideale Spannungswert auf der Bitleitung
jedes Mal konstant gehalten.
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Es versteht sich, daß die Ergebnisse dadurch erhalten werden können,
daß man die Dummy-Transistoren MWd und MBd zu den Transistoren
MW und MB identisch macht, wobei der Storm iS aus den Quellen G1
und G2 zu iBL/β gemacht wird.
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Alternativ könnte eine Schaltung vorgesehen sein, in der der Strom iS
um einen Faktor iBL (iS = iBL/) verringert wird und der Faktor W/L
für die Dummy-Transistoren durch den gleichen Faktor dividiert wird,
verglichen bezüglich der Vorgabe der Relation (6); damit gelten immer
noch Ron, d = (,β)Ron, BL, und die Beziehung (7). Dies führt zu einer
Reduzierung der Belegungsfläche sowie der Verlustleistung der Struktur
(insbesondere während der Übergangsphase).
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Die Programmierung eines Speicherbauelements erfolgt üblicherweise
für sämtliche Zellen in einem Wort parallel; es versteht sich, daß nur
solche Zellen programmiert werden, bei denen eine Zunahme des Werts
der Schwellenspannung in Betracht kommt, weil entsprechende Daten für
einen gegebenen logischen Pegel 0 oder 1 dort nach Maßgabe der
vereinbarten Entsprechung zwischen dem logischen Wert und der
Schwellenspannung der Zelle zu speichern sind. Der Ausgangsstrom des
Reglers sollte gleich sein den kombinierten Strömen, die aus den aktuell
programmierten Zellen gezogen werden. Um für eine geeignete
Kompensation des Spannungsabfalls an den Auswahltransistoren der
ausgewählten Bitleitungen zu sorgen, sollte die Stromdichte der Dummy-
Transistoren gleich derjenigen durch die Bitleitungs-Auswahltransistoren
sein. Erreicht werden kann dies dadurch, daß man in dem Teiler eine
Anzahl von parallel geschalteten Dummy-Transistorpaaren MWd und
MBd entsprechend der Anzahl von Zellen eines Wortes anschließt.
Während eines Programmiervorgangs wird die gleiche Anzahl von
Dummy-Paaren aktiviert, wie tatsächlich Zellen programmiert werden.
Dies läßt sich in einfacher Weise mit konventionellen Methoden
erreichen, beispielsweise durch Verknüpfen der Gateelektroden der
Dummy-Transistoren in jedem Paar mit geeigneten Befehlssignalen. Im
folgenden wird auf ein einzelnes Dummy-Transistorpaar Bezug
genommen, wobei sich versteht, daß die Diskussion auch den Fall
abdeckt, daß mehrere Dummy-Transistorpaare aktiviert werden, um den
in den Zellen des ausgewählten Worts zu programmierenden Daten zu
entsprechen.
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Natürlich gelten ähnliche Betrachtungen auch für
Mehrfachprogrammiermethoden, bei denen mehrere n-Bit-Wörter
parallel programmiert werden.
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Das in Fig. 2 dargestellte Diagramm stellt eine ideale Anpassung der
Auswahltransistoren an deren in dem Widerstandsteiler angeschlossene
zugehörige Dummy-Transistoren dar, da sie beide die gleichen
Vorspannungsbedingungen aufweisen. Für entsprechende Transistoren
sind die Schwellenspannungen VTH (gegebenenfalls einschließlich des
Beitrags des "body effects") und die Übersteuerungsspannungen (Vgs-
VTH) tatsächlich gleich.
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Bei diesem Aufbau sollte der gleiche Strom iS in den Teiler (über die
Reihe aus Dummy-Transistoren) eingespeist und davon abgenommen
werden. Dies erfordert eine gute Anpassung der Stromquellen G1 und
G2 und eine vergrößerte Fläche für die Struktur. Die Schaffung von
zwei angepaßten Stromquellen, von denen die eine Strom liefert und die
andere Strom zieht, erfordert außerdem eine gewisse Verlustleistungs-
Ableitung. In der Praxis wird, nachdem der Strom aus der einen Quelle
(z. B. G1) erhalten wurde, diese Quelle in eine Struktur gespiegelt, die
den Strom von der anderen Quelle (G2) über eine weitere
Stromspiegelschaltung fixiert.
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Eine einfachere, jedoch weniger genaue Lösung besteht darin, die
Dummy-Schalter zu dem unteren Ende des Widerstandsteilers zu
verlagern, wie dies in Fig. 3 gezeigt ist. (Die Dummy-Transistoren sind
MWd' bzw. MBd', deren Gate-Elektroden durch Befehlssignale Se1Wd'
bzw. Se1Bd' angesteuert werden.) Auf diese Weise ist es nicht mehr
notwendig, Strom aus dem Teiler zu ziehen, so daß eine einzelne
Stromquelle iS angemessen ist, wobei gegenüber der in Fig. 2 gezeigten
Struktur der Vorteil erreicht wird, daß weniger Fläche belegt und
weniger Leistung abgeführt werden muß. Diese Lösung ist zwar
qualitativ äquivalent zu der früheren Ausführungsform, beinhaltet aber
dennoch eine höhere Entwurfsgenauigkeit und einige Kompromisse, da
die an den Source- und Drain-Elektroden der Transistoren MW und MB
und der zugehörigen Dummy-Transistoren nicht mehr gleich sind, wenn
die Transistoren eingeschaltet sind. Man kann dies bis zu einem
gewissen Maß dadurch kompensieren, daß man die Größe (d. h. den
Wert des Verhältnisses W/L) der Dummy-Transistoren gegenüber
derjenigen ihrer Entsprechungs-Transistoren in geeigneter Weise variiert
und geeignete Spannungswerte für die Befehlssignale Se1Wd' und
Se1Bd' verwendet.
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Fig. 4 zeigt ein weiteres Schaltungsdiagramm zum Implementieren des
erfindungsgemäßen Spannungsreglers. Der Operationsverstärker besteht
hier aus einer Verstärkungsstufe Av mit einer Sourcefolgerstufe (der
Transistor MOUT, vorgespannt durch die Konstantstromquelle IB) in
Kaskadenschaltung. Für den Vorstrom IB des Ausgangszweiges jedoch
ist der durch den Transistor MOUT fließende Strom iOUT gleich dem
Strom, der jedes Mal an die Last und über die Bitleitungs-
Auswahlschalter gegeben wird. Der Strom iOUT wird in die
Stromquelle G1 gespiegelt und läuft durch die beiden Dummy-
Transistoren MWd' und MBd', wodurch die Kompensation des
Spannungsabfalls vBl ermöglicht wird, die an den Bitleitungs-
Auswahltransistoren erfolgt. Es versteht sich, daß der Beitrag des
Vorstroms IB zu dem Strom iS, der in die beiden Dummy-Transistoren
eingespeist wird, Ursprung ist für einen Beitrag zu dem Wert der
Spannung VREF, die im wesentlichen unabhängig ist von der Stärke des
Stroms, die von dem Regler auf die Last gegeben wird. Dieser Beitrag
sollte berücksichtigt werden bei der Bemessung des Teilers, wenn der
Wert VREF der Sollwert werden soll.
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Fig. 5 zeigt ein vollständiges Schaltungsdiagramm für einen Regler, der
durch die zuletzt oben erläuterte erfindungsgemäße Methode
implementiert wird.
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Der Operationsverstärker Av enthält hier Transistoren M1 : M5 und
MPR1 wie einen Kondensator Cc. Die Sourcefolgerstufe besteht aus dem
Transistor MOUT in Reihe zu MPR2 und wird von der Stromquelle
über den Transistor M9 vorgespannt.
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Der Widerstandsteiler wird gebildet durch die Widerstände R1 und R2
und das Transistorpaar MD und ME, in die der Strom iS eingespeist
wird, wie er durch den aus den Transistoren MPR2 und MIRROR
gebildeten Stromspiegel erhalten wird. Der Transistor MPR1 verbessert
die Strukturzuverlässigkeit, indem er das Auftreten einer übermäßig
hohen Spannung an den Sourceelektroden der Transistoren M3 und M4
verhindert, die das Transistorpaar beeinträchtigen könnte. Transistoren
MPR2 und MIRROR stellen den erforderlichen Stromspiegel zum
Einspeisen von Strom in die Transistoren MD und ME dar, angepaßt an
den in die Last einzuspeisenden Strom. Der Kondensator CREF dient
zum Verbessern der Frequenzstabilität der Schaltung.
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Schließlich besteht der Vorteil des erfindungsgemäßen Spannungsreglers
darin, daß er eine Spannung ausgeben kann, deren Stärke sich jedes Mal
ändert, um sich an den der Last zuzuführenden Strom anzupassen,
wodurch an einem gegebenen Knoten der Last selbst eine im
wesentlichen konstante Spannung bereitgestellt wird, unabhängig von der
von ihr tatsächlich gezogenen Strommenge.
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Der vorliegende Regler eignet sich daher zur Speisung der Bitleitungen
eines elektrisch programmierbaren, nichtflüchtigen Speichers mit Hilfe
elektrischer Impulse, die dazu führen, daß in die Speicherzellen ein
starker Strom gezogen wird, mit der Folge, daß dort jene Ladungsträger
entstehen, die ermöglichen, den logischen Zustand der Zelle zu ändern.
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Man sieht, daß die oben beschriebenen und dargestellten
Ausführungsformen in zahlreicher Weise geändert und modifiziert
werden können, ohne vom Schutzumfang der Erfindung abzuweichen.