JPH06196944A - 電圧調整器 - Google Patents
電圧調整器Info
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- JPH06196944A JPH06196944A JP16232693A JP16232693A JPH06196944A JP H06196944 A JPH06196944 A JP H06196944A JP 16232693 A JP16232693 A JP 16232693A JP 16232693 A JP16232693 A JP 16232693A JP H06196944 A JPH06196944 A JP H06196944A
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- voltage regulator
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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Abstract
(57)【要約】
【目的】 プログラミング・ステップ中にビット・ライ
ンに提供される電圧がプログラミング動作を実施するの
に要する電圧と実際に同じになるように、電圧調整器の
出力電圧を調整する。 【構成】 演算増幅器(A)の非反転入力端子(+)に抵抗(R
1)及び(R2)から成る分圧器を接続すると共にこの分圧器
と直列にダミー・トランジスタ(MWd)，(MBd)を接続し、
各抵抗と並列に電流発生器(G1)，(G2)をそれぞれ接続
し、演算増幅器(A)の出力端子に選択トランジスタ(M
W)，(MB)を接続した。
ンに提供される電圧がプログラミング動作を実施するの
に要する電圧と実際に同じになるように、電圧調整器の
出力電圧を調整する。 【構成】 演算増幅器(A)の非反転入力端子(+)に抵抗(R
1)及び(R2)から成る分圧器を接続すると共にこの分圧器
と直列にダミー・トランジスタ(MWd)，(MBd)を接続し、
各抵抗と並列に電流発生器(G1)，(G2)をそれぞれ接続
し、演算増幅器(A)の出力端子に選択トランジスタ(M
W)，(MB)を接続した。
Description
【０００１】
【産業上の利用分野】この発明は、モノリシックに集積
された電圧調整器、特にＣＭＯＳ技術で実施された電気
的にプログラマブルな不揮発性メモリ集積回路にて使用
するための電圧調整器に関するものである。
された電圧調整器、特にＣＭＯＳ技術で実施された電気
的にプログラマブルな不揮発性メモリ集積回路にて使用
するための電圧調整器に関するものである。
【０００２】
【従来の技術】不揮発性メモリ・セルはＭＯＳトランジ
スタから成り、そのチャネル領域の上に在るゲート電極
は浮動電極（すなわちメモリ・セル及びこれが接続され
ている外部回路の他のノードの全ての近くに高い直流イ
ンピーダンスを有する電極）である。メモリ・セルは、
制御ゲートと称され、適切な制御電圧によってドライブ
される第２のゲート電極を更に含む。トランジスタの他
の電極は普通のドレイン、ソース及び本体電極である。
スタから成り、そのチャネル領域の上に在るゲート電極
は浮動電極（すなわちメモリ・セル及びこれが接続され
ている外部回路の他のノードの全ての近くに高い直流イ
ンピーダンスを有する電極）である。メモリ・セルは、
制御ゲートと称され、適切な制御電圧によってドライブ
される第２のゲート電極を更に含む。トランジスタの他
の電極は普通のドレイン、ソース及び本体電極である。
【０００３】適当な技術を使用することにより、浮動ゲ
ート上に存在する電荷の量を変えることができ、そして
これと共に制御ゲートから“見た”ような閾値電圧（普
通、簡単化のためトランジスタの閾値電圧と称される）
も変えれる。これは、トランジスタが２つの論理状態す
なわち“高い”閾値電圧に在る状態と“低い”閾値電圧
に在る状態とのどちらにも入らせることができる。制御
ゲートに２つの閾値電圧の中間の電圧が印加されると、
トランジスタがその閾値電圧の値に依存してそのドレイ
ン電極とソース電極の間に低い又は高いインピーダンス
を持つので、トランジスタの状態を“読み出す”ことが
可能になる。従って、トランジスタはメモリ・タイプの
論理素子とみなせる。浮動ゲートが他のノード近くに非
常に高いインピーダンスを持つので、その充電状態は相
当長い期間保持でき、これによりメモリ・セルは“不揮
発性メモリ”としての特色を呈し、メモリ・セルの論理
状態は、たとえこのメモリ・セルが接続されている回路
への電源が切られても、決っていない時間保持される。
ート上に存在する電荷の量を変えることができ、そして
これと共に制御ゲートから“見た”ような閾値電圧（普
通、簡単化のためトランジスタの閾値電圧と称される）
も変えれる。これは、トランジスタが２つの論理状態す
なわち“高い”閾値電圧に在る状態と“低い”閾値電圧
に在る状態とのどちらにも入らせることができる。制御
ゲートに２つの閾値電圧の中間の電圧が印加されると、
トランジスタがその閾値電圧の値に依存してそのドレイ
ン電極とソース電極の間に低い又は高いインピーダンス
を持つので、トランジスタの状態を“読み出す”ことが
可能になる。従って、トランジスタはメモリ・タイプの
論理素子とみなせる。浮動ゲートが他のノード近くに非
常に高いインピーダンスを持つので、その充電状態は相
当長い期間保持でき、これによりメモリ・セルは“不揮
発性メモリ”としての特色を呈し、メモリ・セルの論理
状態は、たとえこのメモリ・セルが接続されている回路
への電源が切られても、決っていない時間保持される。
【０００４】電荷が浮動ゲートに蓄積される動作は“プ
ログラミング（programming）と定義され、そして浮動
ゲート中に存在する電荷が浮動ゲートから除かれる動作
は消去（clearing）と呼ばれる。簡単のため、メモリ・
セルがｎチャネル・トランジスタから成り、浮動ゲート
に蓄積され得る電荷が電子であり、そしてメモリ・セル
の閾値電圧がプログラミング動作によって高い値にもた
らされる場合を例にして説明を行う。
ログラミング（programming）と定義され、そして浮動
ゲート中に存在する電荷が浮動ゲートから除かれる動作
は消去（clearing）と呼ばれる。簡単のため、メモリ・
セルがｎチャネル・トランジスタから成り、浮動ゲート
に蓄積され得る電荷が電子であり、そしてメモリ・セル
の閾値電圧がプログラミング動作によって高い値にもた
らされる場合を例にして説明を行う。
【０００５】この発明の基礎をなす問題はセル・プログ
ラミング動作に関するものである。この動作を行うため
に、セルのドレイン電極と制御ゲートは両方共適切なレ
ベルの正電圧にもたらされなければならないが、ソース
電極及び本体電極はグランド電圧と同一の負の給電電圧
ＶSSに保持されなければならない。これは浮動ゲートに
正電圧を誘起する。諸電極に印加される電圧レベルのた
め、セル・トランジスタは飽和領域中で働くようにドラ
イブされ且つ大電流が流される。この状況では、適当な
電圧レベルが印加される場合、浮動ゲートからチャネル
領域を分離するシリコン酸化物に電子を通過させること
になる。電子の流れは浮動ゲートに向けられ、この浮動
ゲートは負に充電される。トランジスタの閾値電圧はプ
ログラミング動作中変わるので、トランジスタを流れる
電流の強さは可変になる。プログラミング動作のために
必要な正電圧をトランジスタの制御ゲートに印加し且つ
正電圧をドレイン電極に印加しない場合、電流はセルを
流れないので、セルはプログラムされない。しばしば、
セルのプログラミングは、持続時間の長い単一パルスよ
りもむしろ一組の短プログラミング・パルス（“パルス
性プログラミング”）によって行われる。
ラミング動作に関するものである。この動作を行うため
に、セルのドレイン電極と制御ゲートは両方共適切なレ
ベルの正電圧にもたらされなければならないが、ソース
電極及び本体電極はグランド電圧と同一の負の給電電圧
ＶSSに保持されなければならない。これは浮動ゲートに
正電圧を誘起する。諸電極に印加される電圧レベルのた
め、セル・トランジスタは飽和領域中で働くようにドラ
イブされ且つ大電流が流される。この状況では、適当な
電圧レベルが印加される場合、浮動ゲートからチャネル
領域を分離するシリコン酸化物に電子を通過させること
になる。電子の流れは浮動ゲートに向けられ、この浮動
ゲートは負に充電される。トランジスタの閾値電圧はプ
ログラミング動作中変わるので、トランジスタを流れる
電流の強さは可変になる。プログラミング動作のために
必要な正電圧をトランジスタの制御ゲートに印加し且つ
正電圧をドレイン電極に印加しない場合、電流はセルを
流れないので、セルはプログラムされない。しばしば、
セルのプログラミングは、持続時間の長い単一パルスよ
りもむしろ一組の短プログラミング・パルス（“パルス
性プログラミング”）によって行われる。
【０００６】電気的にプログラマブルな不揮発性メモリ
回路は、通常、極めて多数のセルを含む。これらセルは
行、列（ビット・ライン）に配列される。１ビット・ラ
イン中のセルは共通のドレイン電極を有する。各セルは
行ラインを作動することによって一義的に識別される。
回路は、通常、極めて多数のセルを含む。これらセルは
行、列（ビット・ライン）に配列される。１ビット・ラ
イン中のセルは共通のドレイン電極を有する。各セルは
行ラインを作動することによって一義的に識別される。
【０００７】システム・レベルでは２つの電圧があり、
これらは外部電源すなわち給電電圧ＶDD及びプログラミ
ング電圧ＶPPからメモリ・デバイスに印加される。これ
ら電圧の代表的な定格はそれぞれ５Ｖ，１２Ｖ（そのよ
うな値はＶSSと称される）である。用途仕様はＶDDより
ＶPPに対して変動の少ない許容値を通常、提供する。
これらは外部電源すなわち給電電圧ＶDD及びプログラミ
ング電圧ＶPPからメモリ・デバイスに印加される。これ
ら電圧の代表的な定格はそれぞれ５Ｖ，１２Ｖ（そのよ
うな値はＶSSと称される）である。用途仕様はＶDDより
ＶPPに対して変動の少ない許容値を通常、提供する。
【０００８】特定のセルをプログラムするために、この
セルを識別する行ライン及びビット・ラインは適当な正
電圧レベルにもたらされなければならない。動作時に互
いに且つメモリ・セルに対して直列に接続される２個の
選択トランジスタＭＷ及びＭＢを作動することによりビ
ット・ラインは通常、適当なレベルにもたらされる。２
個のトランジスタが同時にターンオンされて選択された
ビット・ラインを高電圧にできるのは、選択されたセル
がプログラムされるべきである時だけである。２個のト
ランジスタは相補型例えばＭＢにはｎチャネルそしてＭ
Ｗにはｐチャネルで良い。
セルを識別する行ライン及びビット・ラインは適当な正
電圧レベルにもたらされなければならない。動作時に互
いに且つメモリ・セルに対して直列に接続される２個の
選択トランジスタＭＷ及びＭＢを作動することによりビ
ット・ラインは通常、適当なレベルにもたらされる。２
個のトランジスタが同時にターンオンされて選択された
ビット・ラインを高電圧にできるのは、選択されたセル
がプログラムされるべきである時だけである。２個のト
ランジスタは相補型例えばＭＢにはｎチャネルそしてＭ
Ｗにはｐチャネルで良い。
【０００９】両方のトランジスタＭＷ及びＭＢのゲート
端子へ印加される２つの信号ＳelＷ及びＳelＢを使用し
てビット・ラインが作動される。なお、ＭＷは低論理レ
ベルのＳelＷでオンになり、そしてＭＢは高論理レベル
のＳelＢでオンになる（２つの論理レベルの信号で得ら
れる電圧値が適切であることが明らかに必要である）。
端子へ印加される２つの信号ＳelＷ及びＳelＢを使用し
てビット・ラインが作動される。なお、ＭＷは低論理レ
ベルのＳelＷでオンになり、そしてＭＢは高論理レベル
のＳelＢでオンになる（２つの論理レベルの信号で得ら
れる電圧値が適切であることが明らかに必要である）。
【００１０】メモリ・セルのプログラミングは、ドレイ
ンへ印加される電圧すなわちそれぞれのビット・ライン
に存在する電圧ｖＢＬによって主として行われる。電圧
値が低いと不充分でセルをプログラミングするのが遅く
なる反面、電圧値が高すぎるとセルが部分的に消去され
るソフト・エラーシング（soft−erasing）として知ら
れる現象をもたらす。ｖＢＬの最適範囲はかなり狭い範
囲（代表的な例では５Ｖ〜６Ｖ）である。
ンへ印加される電圧すなわちそれぞれのビット・ライン
に存在する電圧ｖＢＬによって主として行われる。電圧
値が低いと不充分でセルをプログラミングするのが遅く
なる反面、電圧値が高すぎるとセルが部分的に消去され
るソフト・エラーシング（soft−erasing）として知ら
れる現象をもたらす。ｖＢＬの最適範囲はかなり狭い範
囲（代表的な例では５Ｖ〜６Ｖ）である。
【００１１】従って、プログラミング・ステップ中ビッ
ト・ラインに正しい電圧を供給するには極めて精度の高
い電圧調整器が必要である。上述したように、このプロ
グラミング・ステップ中セルは大量の電流（電圧調整器
に供給されるべき）を引き出すようにプログラムされ
る。プログラミング動作を速めるために、電圧調整器は
メモリ・セルからの電流需要に対して素早く応答しなけ
ればならず、特にパルス性技術を使用してプログラミン
グを行う場合はそうである。
ト・ラインに正しい電圧を供給するには極めて精度の高
い電圧調整器が必要である。上述したように、このプロ
グラミング・ステップ中セルは大量の電流（電圧調整器
に供給されるべき）を引き出すようにプログラムされ
る。プログラミング動作を速めるために、電圧調整器は
メモリ・セルからの電流需要に対して素早く応答しなけ
ればならず、特にパルス性技術を使用してプログラミン
グを行う場合はそうである。
【００１２】しかしながら、短い応答時間で大電流を供
給するのに必要な精度及び能力は、どんなプログラミン
グ状態においても最適性能を不変に確保するにはまだ不
十分であることが認められている。事実、ビット・ライ
ンが２個のトランジスタによって選択されるので、ビッ
ト・ラインによって引き出される電流ｉＢＬの値が比較
的大きい（２〜３ミリアンペア程度）場合に、オン状態
に在る選択トランジスタの抵抗値は電圧降下ｖＢＬを生
じさせ、これはビット・ラインでの電圧ｖＢＬを電圧調
整器からの出力電圧ＶREGとかなり異らせ、セル・プロ
グラミングに関するシステム性能を劣下させることにな
る。
給するのに必要な精度及び能力は、どんなプログラミン
グ状態においても最適性能を不変に確保するにはまだ不
十分であることが認められている。事実、ビット・ライ
ンが２個のトランジスタによって選択されるので、ビッ
ト・ラインによって引き出される電流ｉＢＬの値が比較
的大きい（２〜３ミリアンペア程度）場合に、オン状態
に在る選択トランジスタの抵抗値は電圧降下ｖＢＬを生
じさせ、これはビット・ラインでの電圧ｖＢＬを電圧調
整器からの出力電圧ＶREGとかなり異らせ、セル・プロ
グラミングに関するシステム性能を劣下させることにな
る。
【００１３】この問題を解決するための従来の方法は、
例えばアイイーイーイー・ジャーナル・オブ・ソリッド
ステート・サーキッツ（ＩＥＥＥ Ｊournal of Ｓol
id−Ｓtate Ｃircuits）の第ＳＣ−２３巻、第５号
（１９８８年１０月号）に掲載された論文“インシステ
ム・リプログラマブル・３２ｋ×８ ＣＭＯＳフラッシ
ュ・メモリ”から周知である。
例えばアイイーイーイー・ジャーナル・オブ・ソリッド
ステート・サーキッツ（ＩＥＥＥ Ｊournal of Ｓol
id−Ｓtate Ｃircuits）の第ＳＣ−２３巻、第５号
（１９８８年１０月号）に掲載された論文“インシステ
ム・リプログラマブル・３２ｋ×８ ＣＭＯＳフラッシ
ュ・メモリ”から周知である。
【００１４】図１は、上記論文で提案され、従来の電圧
調整器が組み込まれたプログラミング回路を示す回路図
である。プログラミングをするために必要な電流は、プ
ログラミング電圧ラインＶPPを通してビット・ラインに
供給される。プログラミング電圧ラインＶPPとアースの
間に電圧調整器が設けられ、この電圧調整器は３個の抵
抗Ｒ１，Ｒ２及びＲ３から成る分圧器並びにこれらと並
列に接続されると共にソース端子及びドレイン端子によ
り互いに直列に接続された４個のトランジスタＭ１，Ｍ
２，Ｍ３及びＭ４を備える。
調整器が組み込まれたプログラミング回路を示す回路図
である。プログラミングをするために必要な電流は、プ
ログラミング電圧ラインＶPPを通してビット・ラインに
供給される。プログラミング電圧ラインＶPPとアースの
間に電圧調整器が設けられ、この電圧調整器は３個の抵
抗Ｒ１，Ｒ２及びＲ３から成る分圧器並びにこれらと並
列に接続されると共にソース端子及びドレイン端子によ
り互いに直列に接続された４個のトランジスタＭ１，Ｍ
２，Ｍ３及びＭ４を備える。
【００１５】トランジスタＭ１，Ｍ４，Ｍ３のゲート端
子はそれぞれ抵抗Ｒ１とＲ２のノード、抵抗Ｒ２とＲ３
のノード、プログラミング電圧ラインＶPPに接続されて
いる。
子はそれぞれ抵抗Ｒ１とＲ２のノード、抵抗Ｒ２とＲ３
のノード、プログラミング電圧ラインＶPPに接続されて
いる。
【００１６】ビット・ライン上の電圧はトランジスタＭ
２（ダイオード構成に接続されている）のゲート端子で
の電圧ＷREFに等しいが、プログラミング動作中電流の
流れるトランジスタ対Ｍ６及びＭ７のせいで負レベル変
換用である。これらトランジスタＭ６，Ｍ７は、図示の
構成ではそれぞれビット・ライン選択トランジスタ、書
き込み選択トランジスタになる。
２（ダイオード構成に接続されている）のゲート端子で
の電圧ＷREFに等しいが、プログラミング動作中電流の
流れるトランジスタ対Ｍ６及びＭ７のせいで負レベル変
換用である。これらトランジスタＭ６，Ｍ７は、図示の
構成ではそれぞれビット・ライン選択トランジスタ、書
き込み選択トランジスタになる。
【００１７】ｐチャネル・トランジスタＭ４のソース端
子での電圧Ｖ１は抵抗Ｒ１，Ｒ２及びＲ３から成る分圧
器によって下記のように設定される。
子での電圧Ｖ１は抵抗Ｒ１，Ｒ２及びＲ３から成る分圧
器によって下記のように設定される。
【００１８】 Ｖ１＝ＶPP＊［Ｒ１＋Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）］ (2)
【００１９】公称状態において最適の仕方でプログラミ
ング動作が行われるようにするため、ビット・ラインに
所要の電圧値に等しい電圧定格Ｖ１を持つサイズに分圧
器はされる。
ング動作が行われるようにするため、ビット・ラインに
所要の電圧値に等しい電圧定格Ｖ１を持つサイズに分圧
器はされる。
【００２０】電圧調整器から出力される実際の電圧Ｗ
REFは正レベル変換により値Ｖ１より高く上昇され、こ
れはｎチャネル・トランジスタＭ３及びＭ２によって行
われる。電圧調整器の最終段（これはトランジスタＭ
１，Ｍ４を含む）に接続された２個のトランジスタＭ
２，Ｍ３はそれぞれトランジスタＭ６，Ｍ７に整合され
る。電流源として働くトランジスタＭ１の大きさは、ト
ランジスタＭ２及びＭ３の電流密度がプログラミング・
ステップ中の２個のトランジスタＭ６及びＭ７を通って
設計通りに流れる定格電流と同じであるように、選択さ
れる。従って、ビット・ラインでの電圧降下ＷREFはト
ランジスタＭ２及びＭ３の直列接続体の両端間の電圧降
下に等しくなる。従って、もしプログラミング・ステッ
プ中にトランジスタＭ６及びＭ７を通って流れる電流が
設計電流と同じならば、ビット・ラインでの電圧は目標
値Ｖ１になる。
REFは正レベル変換により値Ｖ１より高く上昇され、こ
れはｎチャネル・トランジスタＭ３及びＭ２によって行
われる。電圧調整器の最終段（これはトランジスタＭ
１，Ｍ４を含む）に接続された２個のトランジスタＭ
２，Ｍ３はそれぞれトランジスタＭ６，Ｍ７に整合され
る。電流源として働くトランジスタＭ１の大きさは、ト
ランジスタＭ２及びＭ３の電流密度がプログラミング・
ステップ中の２個のトランジスタＭ６及びＭ７を通って
設計通りに流れる定格電流と同じであるように、選択さ
れる。従って、ビット・ラインでの電圧降下ＷREFはト
ランジスタＭ２及びＭ３の直列接続体の両端間の電圧降
下に等しくなる。従って、もしプログラミング・ステッ
プ中にトランジスタＭ６及びＭ７を通って流れる電流が
設計電流と同じならば、ビット・ラインでの電圧は目標
値Ｖ１になる。
【００２１】
【発明が解決しようとする課題】しかし、この技術はそ
れ程有効ではなくて或る種の欠点が顕著になる。
れ程有効ではなくて或る種の欠点が顕著になる。
【００２２】事実、選択されたセルから引き出される電
流は、製造方法での避けられない変動のせいで集積回路
間で変わり得る。上記電流は、集積回路が置かれる環境
及び適用状態の変化によっても変動し得る。その結果、
２個のトランジスタＭ６及びＭ７に流れる電流の値を定
めてトランジスタＭ２及びＭ３に流されるべき電流の値
をドローイング・ボード（drawing board）から設定す
ることは全く任意である。実際には、設計者は、プログ
ラミング・ステップ中にビット・ラインを流れるべき電
流の代表的な値を固定できるにすぎず且つこれに基づい
てトランジスタＭ１を流れる電流を固定する。しかしな
がら、もしプログラミング・ステップ中にビット・ライ
ンを実際に流れる電流がこの設計に応じて電圧調整器出
力段に流れる電流と違うならば、ビット・ラインでの電
圧は正しくない。
流は、製造方法での避けられない変動のせいで集積回路
間で変わり得る。上記電流は、集積回路が置かれる環境
及び適用状態の変化によっても変動し得る。その結果、
２個のトランジスタＭ６及びＭ７に流れる電流の値を定
めてトランジスタＭ２及びＭ３に流されるべき電流の値
をドローイング・ボード（drawing board）から設定す
ることは全く任意である。実際には、設計者は、プログ
ラミング・ステップ中にビット・ラインを流れるべき電
流の代表的な値を固定できるにすぎず且つこれに基づい
てトランジスタＭ１を流れる電流を固定する。しかしな
がら、もしプログラミング・ステップ中にビット・ライ
ンを実際に流れる電流がこの設計に応じて電圧調整器出
力段に流れる電流と違うならば、ビット・ラインでの電
圧は正しくない。
【００２３】更に、設計段階ではメモリ・セルの閾値電
圧は徐々に高くなろうとし、引き出されるセル電流は時
間経過後減少しよう。プログラミング電流の平均値の評
価に基づいて行われる電圧調整は、従って毎回満足な結
果を生じ得ない。
圧は徐々に高くなろうとし、引き出されるセル電流は時
間経過後減少しよう。プログラミング電流の平均値の評
価に基づいて行われる電圧調整は、従って毎回満足な結
果を生じ得ない。
【００２４】この発明の目的は、プログラミング・ステ
ップ中にビット・ラインに毎回提供される電圧が最適の
態様でプログラミング動作を実施するのに要する電圧と
実際に同じであるように、電圧調整器から出力される電
圧を調整することである。
ップ中にビット・ラインに毎回提供される電圧が最適の
態様でプログラミング動作を実施するのに要する電圧と
実際に同じであるように、電圧調整器から出力される電
圧を調整することである。
【００２５】
【課題を解決するための手段】上記目的は、電力供給ラ
インに接続された出力端子を有し、少なくとも１つの選
択回路手段(MW,MB)により少なくとも１個のメモリ素子
の状態をプログラミングし且つ電源の第１の端子と第２
の端子の間に接続された少なくとも第１の抵抗性素子(R
1)及び第２の抵抗性素子(R2)を備えた電気的にプログラ
マブルな不揮発性メモリ・デバイスの電圧調整器におい
て、前記メモリ素子をプログラミングするための前記選
択回路手段の相当物であり且つ前記電源の２つの端子間
の前記抵抗性素子(R1,R2)と直列に接続される少なくと
も第２の回路手段(MWd,MBd)と、前記電源の２つの端子
の一方と前記抵抗性素子の一方に連結するノードとの間
に接続された少なくとも１個の被制御電流発生器(G1,G
2)と、演算増巾器(A)とを備え、この演算増巾器は、そ
の非反転入力端子(+)が前記抵抗性素子の少なくとも一
方に連結するノードに接続され且つその出力端子が前記
電圧調整器の出力端子であることを特徴とする電圧調整
器によって達成される。
インに接続された出力端子を有し、少なくとも１つの選
択回路手段(MW,MB)により少なくとも１個のメモリ素子
の状態をプログラミングし且つ電源の第１の端子と第２
の端子の間に接続された少なくとも第１の抵抗性素子(R
1)及び第２の抵抗性素子(R2)を備えた電気的にプログラ
マブルな不揮発性メモリ・デバイスの電圧調整器におい
て、前記メモリ素子をプログラミングするための前記選
択回路手段の相当物であり且つ前記電源の２つの端子間
の前記抵抗性素子(R1,R2)と直列に接続される少なくと
も第２の回路手段(MWd,MBd)と、前記電源の２つの端子
の一方と前記抵抗性素子の一方に連結するノードとの間
に接続された少なくとも１個の被制御電流発生器(G1,G
2)と、演算増巾器(A)とを備え、この演算増巾器は、そ
の非反転入力端子(+)が前記抵抗性素子の少なくとも一
方に連結するノードに接続され且つその出力端子が前記
電圧調整器の出力端子であることを特徴とする電圧調整
器によって達成される。
【００２６】
【実施例】この発明に係る電圧調整器の特色及び利点
は、添付図面に示された諸実施例についての以下の詳し
い説明からもっと明白に理解できる。
は、添付図面に示された諸実施例についての以下の詳し
い説明からもっと明白に理解できる。
【００２７】図２に示されたように、この発明に係る電
圧調整器は、利得１構成に接続された演算増巾器Ａを備
えている。この演算増巾器Ａの非反転入力端子には電圧
ＶRE Fが印加され、これは負荷に給電するため出力側で
再生されるようになっている。電圧調整器から出力され
る電圧ＶREGは理想的にはＶREFと同じである。演算増巾
器Ａの非反転入力端子に印加される電圧ＶREFは、２個
の抵抗Ｒ１及びＲ２で形成された分圧器から得られる。
抵抗Ｒ１とＲ２の間には、ビット・ラインの選択トラン
ジスタＭＷ，ＭＢとそれぞれ整合されたトランジスタＭ
Ｗｄ，ＭＢｄが接続されている（すなわち、後者のトラ
ンジスタは前者のトランジスタと同じ特性を持っている
が、後述するようにチャネルの実際の長さに対する実際
の幅の比Ｗ／Ｌが適当に縮尺ないし拡大されている）。
トランジスタＭＷｄ及びＭＢｄは、どんな選択を行うの
も有効でなく、この分野では普通、ダミー・トランジス
タと云われている。
圧調整器は、利得１構成に接続された演算増巾器Ａを備
えている。この演算増巾器Ａの非反転入力端子には電圧
ＶRE Fが印加され、これは負荷に給電するため出力側で
再生されるようになっている。電圧調整器から出力され
る電圧ＶREGは理想的にはＶREFと同じである。演算増巾
器Ａの非反転入力端子に印加される電圧ＶREFは、２個
の抵抗Ｒ１及びＲ２で形成された分圧器から得られる。
抵抗Ｒ１とＲ２の間には、ビット・ラインの選択トラン
ジスタＭＷ，ＭＢとそれぞれ整合されたトランジスタＭ
Ｗｄ，ＭＢｄが接続されている（すなわち、後者のトラ
ンジスタは前者のトランジスタと同じ特性を持っている
が、後述するようにチャネルの実際の長さに対する実際
の幅の比Ｗ／Ｌが適当に縮尺ないし拡大されている）。
トランジスタＭＷｄ及びＭＢｄは、どんな選択を行うの
も有効でなく、この分野では普通、ダミー・トランジス
タと云われている。
【００２８】選択トランジスタＭＷ，ＭＢにそれぞれ印
加される信号ＳelＷ，ＳelＢと代表的な例では一致し得
る命令信号ＳelＷｄ，ＳelＢｄはトランジスタＭＷｄ，
ＭＢｄのゲート端子に印加される。回路は、更に、被制
御電流発生器Ｇ１及びＧ２を含み、これら被制御電流発
生器Ｇ１及びＧ２は、電圧調整器からビット・ラインへ
引き出される電流ｉＢＬに等しい電流ｉを供給し且つカ
レント・ミラー回路によって実施され得る。
加される信号ＳelＷ，ＳelＢと代表的な例では一致し得
る命令信号ＳelＷｄ，ＳelＢｄはトランジスタＭＷｄ，
ＭＢｄのゲート端子に印加される。回路は、更に、被制
御電流発生器Ｇ１及びＧ２を含み、これら被制御電流発
生器Ｇ１及びＧ２は、電圧調整器からビット・ラインへ
引き出される電流ｉＢＬに等しい電流ｉを供給し且つカ
レント・ミラー回路によって実施され得る。
【００２９】電圧ＶREFは下記の(3)式及び(4)式で表さ
れる。
れる。
【００３０】 ＶREF＝ＶPROG＋ｖｄ (3) ＶPROG＝ＶAA＊［（Ｒ２＋Ｒon，ｄ）／（Ｒ１＋Ｒ２＋Ｒon，d）］ ｖｄ＝ｉＳＲon，d＊Ｒ１／（Ｒ１＋Ｒ２＋Ｒon，d） ＝βｉＳＲon，d (4)
【００３１】Ｒon，d＝Ｒon，ＭＷｄ＋Ｒon，ＭＢｄは
トランジスタ対ＭＷｄ及びＭＢｄのオン状態での抵抗の
和である。
トランジスタ対ＭＷｄ及びＭＢｄのオン状態での抵抗の
和である。
【００３２】上記関係において、
【００３３】 β＝Ｒ１／（Ｒ１＋Ｒ２＋Ｒon，d） (5)
【００３４】であるとしよう。トランジスタ対ＭＷｄ，
ＭＢｄとＭＷ，ＭＢの係数を適当に選ぶことにより、す
なわち、もし、
ＭＢｄとＭＷ，ＭＢの係数を適当に選ぶことにより、す
なわち、もし、
【００３５】 （Ｗ／Ｌ）ＭＷｄ／（Ｗ／Ｌ）ＭＷ＝（Ｗ／Ｌ）ＭＢｄ／（Ｗ／Ｌ）ＭＢ ＝Ｒ１／（Ｒ１＋Ｒ２＋Ｒon，d） ＝β (6)
【００３６】ならば、Ｒon，d＝（１／β）Ｒon，ＢＬ
そしてｉＳ＝ｉＢＬであるので、下記の式が成立する。
そしてｉＳ＝ｉＢＬであるので、下記の式が成立する。
【００３７】 ｖｄ＝ｖＢＬ (7)
【００３８】従って、ビット・ラインでの電圧ｖＢＬ
は、
は、
【００３９】 ｖＢＬ＝ＶREG−ｖＢＬ ＝ＶREF−ｖＢＬ ＝ＶPROG＋ｖｄ−ｖＢＬ ＝ＶPROG
【００４０】となる。セル・プログラミングの最適実施
のためにビット・ラインでの所要電圧に等しい電圧Ｖ
PROGを持つサイズに分圧器は構成される。
のためにビット・ラインでの所要電圧に等しい電圧Ｖ
PROGを持つサイズに分圧器は構成される。
【００４１】従って、選択トランジスタの両端間の電圧
降下の補償は、平均電流値に対するよりもむしろ、負荷
へ瞬時に供給される電流値に対して行われる。ビット・
ラインでの電圧は、従ってプロセス変数及び選択トラン
ジスタのオン状態（もし選択トランジスタとダミー・ト
ランジスタの整合が良ければ）での抵抗値とは無関係
に、いつも理想値（ＶPROG）であるだろう。都合の良い
ことに、ダミー・トランジスタの両端間の電圧降下は、
演算増巾器Ａの非反転入力端子に印加される電圧ＶREF
が増巾器入力ダイナミック・レンジによって囲まれた値
の範囲からはずれるのに充分上方に電圧ＶREFを決して
シフトすべきでない。ダミー・トランジスタのオン状態
での抵抗値は、もし過度に大きい時定数を避けるべきな
ら、あまり高くすべきでない。その理由は上記抵抗値が
大きな容量と直列であるからである。電圧調整器のレス
ポンス時間の制限内で理想的な電圧値はビット・ライン
に毎回一定に保持される。
降下の補償は、平均電流値に対するよりもむしろ、負荷
へ瞬時に供給される電流値に対して行われる。ビット・
ラインでの電圧は、従ってプロセス変数及び選択トラン
ジスタのオン状態（もし選択トランジスタとダミー・ト
ランジスタの整合が良ければ）での抵抗値とは無関係
に、いつも理想値（ＶPROG）であるだろう。都合の良い
ことに、ダミー・トランジスタの両端間の電圧降下は、
演算増巾器Ａの非反転入力端子に印加される電圧ＶREF
が増巾器入力ダイナミック・レンジによって囲まれた値
の範囲からはずれるのに充分上方に電圧ＶREFを決して
シフトすべきでない。ダミー・トランジスタのオン状態
での抵抗値は、もし過度に大きい時定数を避けるべきな
ら、あまり高くすべきでない。その理由は上記抵抗値が
大きな容量と直列であるからである。電圧調整器のレス
ポンス時間の制限内で理想的な電圧値はビット・ライン
に毎回一定に保持される。
【００４２】ダミー・トランジスタＭＷｄ及びＭＢｄを
トランジスタＭＷ及びＭＢと同じにし且つ電流発生器Ｇ
１及びＧ２からの電流ｉＳをｉＢＬ／βに等しくするこ
とにより同じ結果が得られることは理解できる。
トランジスタＭＷ及びＭＢと同じにし且つ電流発生器Ｇ
１及びＧ２からの電流ｉＳをｉＢＬ／βに等しくするこ
とにより同じ結果が得られることは理解できる。
【００４３】或は、電流ｉＳが電流ｉＢＬより係数μだ
け減少され（ｉＳ＝ｉＢＬ／μ）そしてダミー・トラン
ジスタのための係数Ｗ／Ｌが(6)式に比べて同じ係数で
除算され、従ってＲon，d＝（μ，β）Ｒon，ＢＬであ
り、且つ(7)式がまだ有効である回路が提供され得る。
これは占有面積及び消費電力を低減する（特に遷移段階
において）。
け減少され（ｉＳ＝ｉＢＬ／μ）そしてダミー・トラン
ジスタのための係数Ｗ／Ｌが(6)式に比べて同じ係数で
除算され、従ってＲon，d＝（μ，β）Ｒon，ＢＬであ
り、且つ(7)式がまだ有効である回路が提供され得る。
これは占有面積及び消費電力を低減する（特に遷移段階
において）。
【００４４】メモリ・デバイスのプログラミングは、通
常、１語の全セルで並列に起き、そして閾値電圧の上昇
がもくろまれるセルだけがプログラムされることが理解
できる。その理由は、特定の論理レベル０又は１に対応
するデータが論理値とセルの閾値電圧との一致に応じて
上記セルだけに記憶されるべきであるからである。電圧
調整器からの出力電流は、実際にプログラムされている
セルから引き出された合成電流に等しくされるべきであ
る。選択されたビット・ラインの選択トランジスタの両
端間に現われる電圧降下を適切に補償するために、ダミ
ー・トランジスタの電流密度は選択トランジスタの電流
密度と等しくすべきである。これは、１語を構成するセ
ルの数に等しい多数の並列接続ダミー・トランジスタ対
ＭＷｄ及びＭＢｄを分圧器中に接続することで達成でき
る。或るプログラミング動作中、実際にプログラムされ
るべきセルの数と同数のダミー・トランジスタ対が作動
される。これは、各対中のダミー・トランジスタのゲー
ト電極を適切な命令信号と関連させることによるような
慣用の技術で容易に得ることができる。後述する単一の
ダミー・トランジスタ対を参照すれば、選択された語の
セル中でプログラムされるデータに適合するように作動
される複数のダミー・トランジスタ対の説明も理解でき
る。
常、１語の全セルで並列に起き、そして閾値電圧の上昇
がもくろまれるセルだけがプログラムされることが理解
できる。その理由は、特定の論理レベル０又は１に対応
するデータが論理値とセルの閾値電圧との一致に応じて
上記セルだけに記憶されるべきであるからである。電圧
調整器からの出力電流は、実際にプログラムされている
セルから引き出された合成電流に等しくされるべきであ
る。選択されたビット・ラインの選択トランジスタの両
端間に現われる電圧降下を適切に補償するために、ダミ
ー・トランジスタの電流密度は選択トランジスタの電流
密度と等しくすべきである。これは、１語を構成するセ
ルの数に等しい多数の並列接続ダミー・トランジスタ対
ＭＷｄ及びＭＢｄを分圧器中に接続することで達成でき
る。或るプログラミング動作中、実際にプログラムされ
るべきセルの数と同数のダミー・トランジスタ対が作動
される。これは、各対中のダミー・トランジスタのゲー
ト電極を適切な命令信号と関連させることによるような
慣用の技術で容易に得ることができる。後述する単一の
ダミー・トランジスタ対を参照すれば、選択された語の
セル中でプログラムされるデータに適合するように作動
される複数のダミー・トランジスタ対の説明も理解でき
る。
【００４５】同様な考察はもちろんマルチプログラミン
グ技術にも等しく適用され、これにより幾つかのｎビッ
ト語は並列にプログラムされる。
グ技術にも等しく適用され、これにより幾つかのｎビッ
ト語は並列にプログラムされる。
【００４６】図２に示された回路は、選択トランジスタ
の、分圧器中に接続された対応ダミー・トランジスタに
対する理想的な整合を行う（両方のトランジスタが同一
バイアス状態にあるから）。対応ダミー・トランジスタ
に対し、閾値電圧ＶTH（印加可能な場合には、“ボディ
・エフェクト（body effect）による寄与を含む）及び
オーバドライブ電圧（Ｖgs−ＶTH）は事実、同じであ
る。
の、分圧器中に接続された対応ダミー・トランジスタに
対する理想的な整合を行う（両方のトランジスタが同一
バイアス状態にあるから）。対応ダミー・トランジスタ
に対し、閾値電圧ＶTH（印加可能な場合には、“ボディ
・エフェクト（body effect）による寄与を含む）及び
オーバドライブ電圧（Ｖgs−ＶTH）は事実、同じであ
る。
【００４７】この構成では、同一の電流が注入されて分
圧器（ダミー・トランジスタの直列接続体の両端間）か
らピックアップされるべきである。これには電流発生器
Ｇ１とＧ２の良好な整合及び構造上広い面積が必要であ
る。２個の整合のとれた電流発生器（その一方が電流を
供給し、他方が電流を引き出す）を設けるには、或る程
度電力を消費させる必要がある。実際には、一方の電流
発生器例えばＧ１から電流が一度得られたならば、これ
は構造（他方の電流発生器例えばＧ２から他のカレント
・ミラー回路を通る電流を固定する）に反映される。
圧器（ダミー・トランジスタの直列接続体の両端間）か
らピックアップされるべきである。これには電流発生器
Ｇ１とＧ２の良好な整合及び構造上広い面積が必要であ
る。２個の整合のとれた電流発生器（その一方が電流を
供給し、他方が電流を引き出す）を設けるには、或る程
度電力を消費させる必要がある。実際には、一方の電流
発生器例えばＧ１から電流が一度得られたならば、これ
は構造（他方の電流発生器例えばＧ２から他のカレント
・ミラー回路を通る電流を固定する）に反映される。
【００４８】もっと簡単であるが、それでも精度の落ち
ない解決策は、図３に示したように分圧器の低圧端にダ
ミー・スイッチを移すことから成る（ダミー・トランジ
スタはＭＷｄ’，ＭＢｄ’であり、これらのゲート電極
はそれぞれ命令信号ＳelＷｄ’，ＳelＢｄ’でドライブ
される）。このようにすれば、分圧器から電流をピック
アップのはもはや不要になり、これにより単一の電流発
生器Ｇ１だけで済み、図２に示した構成にくらべて占有
面積が狭く且つ消費電力が少ないと云う利点が得られ
る。この解決策は、先の実施例とは質的に等価である
が、それでもより大きい設計精度及び或る種の妥協を含
む。その理由は、トランジスタＭＷ及びＭＢとそれぞれ
のダミー・トランジスタとの、ターンオン時にソース電
極及びドレイン電極に現われる電圧がもはや等しくない
ためである。これは、ダミー・トランジスタのサイズ
（すなわち比Ｗ／Ｌ）を対応するトランジスタのサイズ
とは適切に変えることにより且つ命令信号ＳelＷｄ’及
びＳelＢｄ’に適切な電圧値を使用することにより、或
る範囲までは補償できる。
ない解決策は、図３に示したように分圧器の低圧端にダ
ミー・スイッチを移すことから成る（ダミー・トランジ
スタはＭＷｄ’，ＭＢｄ’であり、これらのゲート電極
はそれぞれ命令信号ＳelＷｄ’，ＳelＢｄ’でドライブ
される）。このようにすれば、分圧器から電流をピック
アップのはもはや不要になり、これにより単一の電流発
生器Ｇ１だけで済み、図２に示した構成にくらべて占有
面積が狭く且つ消費電力が少ないと云う利点が得られ
る。この解決策は、先の実施例とは質的に等価である
が、それでもより大きい設計精度及び或る種の妥協を含
む。その理由は、トランジスタＭＷ及びＭＢとそれぞれ
のダミー・トランジスタとの、ターンオン時にソース電
極及びドレイン電極に現われる電圧がもはや等しくない
ためである。これは、ダミー・トランジスタのサイズ
（すなわち比Ｗ／Ｌ）を対応するトランジスタのサイズ
とは適切に変えることにより且つ命令信号ＳelＷｄ’及
びＳelＢｄ’に適切な電圧値を使用することにより、或
る範囲までは補償できる。
【００４９】この発明の電圧調整器を実施するための他
の回路は図４に示されている。演算増巾器は、ここでは
利得段Ａｖと、これに縦続接続されたソース・ホロワ段
（定電流発生器ＩＢによってバイアスされたトランジス
タＭOUT）から成る。しかし、出力枝路のバイアス電流
ＩＢのため、トランジスタＭOUTを流れる電流ｉOUTは、
負荷へ毎回供給されてビット・ライン選択トランジスタ
を流れる電流に等しい。電流ｉOUTは定電流発生器Ｇ１
に反映され且つ２個のダミー・トランジスタＭＷｄ’及
びＭＢｄ’を通過し、これによりビット・ライン選択ト
ランジスタの両端間に生じる電圧降下ｖＢＬを補償させ
る。２個のダミー・トランジスタへ注入される電流ｉＳ
へのバイアス電流ＩＢからの寄与は、電圧調整器によっ
て負荷へ供給される電流の値とは事実上無関係である電
圧ＶREFの値への寄与から発する。この寄与は、もし電
圧ＶREFの値を目標値にすべきであるなら、分圧器のサ
イズを決める際に考慮すべきである。
の回路は図４に示されている。演算増巾器は、ここでは
利得段Ａｖと、これに縦続接続されたソース・ホロワ段
（定電流発生器ＩＢによってバイアスされたトランジス
タＭOUT）から成る。しかし、出力枝路のバイアス電流
ＩＢのため、トランジスタＭOUTを流れる電流ｉOUTは、
負荷へ毎回供給されてビット・ライン選択トランジスタ
を流れる電流に等しい。電流ｉOUTは定電流発生器Ｇ１
に反映され且つ２個のダミー・トランジスタＭＷｄ’及
びＭＢｄ’を通過し、これによりビット・ライン選択ト
ランジスタの両端間に生じる電圧降下ｖＢＬを補償させ
る。２個のダミー・トランジスタへ注入される電流ｉＳ
へのバイアス電流ＩＢからの寄与は、電圧調整器によっ
て負荷へ供給される電流の値とは事実上無関係である電
圧ＶREFの値への寄与から発する。この寄与は、もし電
圧ＶREFの値を目標値にすべきであるなら、分圧器のサ
イズを決める際に考慮すべきである。
【００５０】図５は最後に述べた発明に従って実施され
た電圧調整器の完全な回路図である。
た電圧調整器の完全な回路図である。
【００５１】演算増巾器Ａｖは、ここではトランジスタ
Ｍ１，Ｍ５及びＭPR1並びにコンデンサＣCを備えてい
る。ソース・ホロワ段は、トランジスタＭPR2と直列に
接続され且つトランジスタＭ９である電流発生器によっ
てバイアスされるトランジスタＭOUTから成る。
Ｍ１，Ｍ５及びＭPR1並びにコンデンサＣCを備えてい
る。ソース・ホロワ段は、トランジスタＭPR2と直列に
接続され且つトランジスタＭ９である電流発生器によっ
てバイアスされるトランジスタＭOUTから成る。
【００５２】抵抗分圧器は抵抗Ｒ１及びＲ２並びにトラ
ンジスタ対ＭＤ及びＭＥで形成され、このトランジスタ
対にはトランジスタＭPR2及びＭＩＲＲＯＲで形成され
たカレント・ミラーによって得られるような電流ｉＳが
注入される。トランジスタＭPR1は、トランジスタＭ３
及びＭ４を劣下させようとする過度に高い電圧の、トラ
ンジスタＭ３及びＭ４のソース電極への出現を防止する
ことによって構造上の信頼性を改善する。トランジスタ
ＭPR2及びＭＩＲＲＯＲは所要のカレント・ミラーとな
ることにより負荷へ供給される電流に整合される電流を
トランジスタＭＤ及びＭＥに注入する。コンデンサＣ
REFは回路の周波数安定性を改善するのに有効である。
ンジスタ対ＭＤ及びＭＥで形成され、このトランジスタ
対にはトランジスタＭPR2及びＭＩＲＲＯＲで形成され
たカレント・ミラーによって得られるような電流ｉＳが
注入される。トランジスタＭPR1は、トランジスタＭ３
及びＭ４を劣下させようとする過度に高い電圧の、トラ
ンジスタＭ３及びＭ４のソース電極への出現を防止する
ことによって構造上の信頼性を改善する。トランジスタ
ＭPR2及びＭＩＲＲＯＲは所要のカレント・ミラーとな
ることにより負荷へ供給される電流に整合される電流を
トランジスタＭＤ及びＭＥに注入する。コンデンサＣ
REFは回路の周波数安定性を改善するのに有効である。
【００５３】
【発明の効果】この発明に係る電圧調整器の利点は、負
荷へ供給中の電流に適合するために毎回変えられる値の
電圧を出力でき、これにより負荷自体の特定ノードに負
荷が実際に引き出す電流の値とは無関係にほぼ一定の電
圧を得ることである。
荷へ供給中の電流に適合するために毎回変えられる値の
電圧を出力でき、これにより負荷自体の特定ノードに負
荷が実際に引き出す電流の値とは無関係にほぼ一定の電
圧を得ることである。
【００５４】この電圧調整器は、従って、電気的にプロ
グラマブルな不揮発性メモリのビット・ラインに電気イ
ンパルスで給電するのに適し、これはメモリ・セルに電
荷キャリアを生じるためにメモリ・セルへ引き出される
電流を大きくすることにより、もってメモリ・セルの論
理状態を変えさせることができる。
グラマブルな不揮発性メモリのビット・ラインに電気イ
ンパルスで給電するのに適し、これはメモリ・セルに電
荷キャリアを生じるためにメモリ・セルへ引き出される
電流を大きくすることにより、もってメモリ・セルの論
理状態を変えさせることができる。
【００５５】ここに説明して例示した実施例は、この発
明の範囲から逸脱することなく多くの方法で変更できる
ことが理解されよう。
明の範囲から逸脱することなく多くの方法で変更できる
ことが理解されよう。
【図１】従来の電圧調整器が組み込まれたプログラミン
グ回路の回路図である。
グ回路の回路図である。
【図２】この発明に係る電圧調整器及びこれに連結され
た一番簡単な形態のプログラミング回路を示す一般的な
回路図である。
た一番簡単な形態のプログラミング回路を示す一般的な
回路図である。
【図３】この発明に係る電圧調整器のために設計された
簡単だが精度の悪くない回路を示す回路図である。
簡単だが精度の悪くない回路を示す回路図である。
【図４】この発明の電圧調整器のために設計された別の
回路を示す回路図である。
回路を示す回路図である。
【図５】この発明に係る電圧調整器を実施するための完
全な回路図である。
全な回路図である。
ＭＷ，ＭＢ 選択トランジスタ Ｒ１，Ｒ２ 抵抗 ＭＷｄ，ＭＢｄ ダミー・トランジスタ Ｇ１，Ｇ２ 被制御電流発生器 Ａ 演算増巾器 ＋ 演算増巾器の非反転入力端子 Ａｖ 利得段 ＭOUT ソース・ホロワ出力段としてのトランジスタ ＩＢ 定電流発生器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グイドー・トレッリ イタリア国、27016 エッセ・アレッシオ、 ヴィア・カドルナ ４
Claims (25)
- 【請求項１】 電力供給ラインに接続された出力端子を
有し、少なくとも１つの選択回路手段(MW,MB)により少
なくとも１個のメモリ素子の状態をプログラミングし且
つ電源の第１の端子と第２の端子の間に接続された少な
くとも第１の抵抗性素子(R1)及び第２の抵抗性素子(R2)
を備えた電気的にプログラマブルな不揮発性メモリ・デ
バイスの電圧調整器において、前記メモリ素子をプログ
ラミングするための前記選択回路手段の相当物であり且
つ前記電源の２つの端子間の前記抵抗性素子(R1,R2)と
直列に接続される少なくとも第２の回路手段(MWd,MBd)
と、前記電源の２つの端子の一方と前記抵抗性素子の一
方に連結するノードとの間に接続された少なくとも１個
の被制御電流発生器(G1,G2)と、演算増巾器(A)とを備
え、この演算増巾器は、その非反転入力端子(+)が前記
抵抗性素子の少なくとも一方に連結するノードに接続さ
れ且つその出力端子が前記電圧調整器の出力端子である
ことを特徴とする電圧調整器。 - 【請求項２】 前記第２の回路手段(MWd,MBd)は、前記
選択回路手段(MW,MB)と同時にドライブされることを特
徴とする請求項１の電圧調整器。 - 【請求項３】 前記演算増巾器(A)は利得１回路構成に
接続されていることを特徴とする請求項１の電圧調整
器。 - 【請求項４】 前記演算増巾器(A)は、利得段(Av)及び
ソース・ホロワ出力段を含むことを特徴とする請求項１
の電圧調整器。 - 【請求項５】 前記ソース・ホロワ出力段は、前記利得
段(Av)によってドライブされ且つ電源の２つの端子の一
方へ定電流発生器(IB)を介して第１の端子で接続される
トランジスタ（MOUT)を備え、前記第１の端子が前記演
算増巾器(A)の出力端子であることを特徴とする請求項
４の電圧調整器。 - 【請求項６】 前記第２の回路手段は、前記選択回路手
段の相当物であり、前記電圧調整器の入力端子を形成す
る制御端子を有する少なくとも１個のトランジスタを備
えたことを特徴とする請求項１ないし５のいずれかの電
圧調整器。 - 【請求項７】 前記電圧調整器を構成する前記トランジ
スタは電界効果トランジスタであって、その制御端子が
ゲート端子であることを特徴とする請求項６の電圧調整
器。 - 【請求項８】 負帰還回路を使用し、この負帰還回路
は、その低出力インピーダンスの出力端子に、出力イン
ピーダンスが高い電圧発生器によって発生された電圧を
再生するのに有効であることを特徴とする電気的にプロ
グラマブルなメモリ・セルをプログラミングするために
給電電圧を調整する方法。 - 【請求項９】 前記電圧発生器によって発生された電圧
が前記メモリ・セルのビット・ラインに現われる電圧に
等しい定電圧であり、前記定電圧発生器を適切にバイア
スすることによって得られるような可変電圧が前記定電
圧に加えられ、前記可変電圧が毎回、プログラミング・
ステップ中に選択されたメモリ・セルによって引き出さ
れる給電電流の値の関数であることを特徴とする請求項
８の電圧調整方法。 - 【請求項１０】 電気的にプログラマブルな不揮発性メ
モリ・デバイス中の少なくとも１個のメモリ素子の状態
をプログラムするようになっているプログラミング選択
回路へ被調整電圧を供給できる電圧調整器回路であっ
て、 第１の電圧供給端子と、 この第１の電圧供給端子及び第１のノードに結合された
分圧器回路と、 前記第１のノードに結合され、前記選択回路の電圧降下
と事実上同様な電圧降下を有する、整合のとられた回路
と、 前記第１の電圧供給端子と前記第１のノードとの間に接
続された第１の電流発生器と、 前記分圧器回路に結合された入力端子、及び前記電圧調
整器回路から出力される電圧を制御する出力端子を有す
る演算増巾器と、 を備えた電圧調整器回路。 - 【請求項１１】 前記分圧器回路は第１の抵抗性素子及
び第２の抵抗性素子を備え、前記第１の抵抗性素子は前
記第１の電圧供給端子と前記第１のノードとの間に結合
され、前記第２の抵抗性素子は第２の電圧供給端子と第
２のノードとの間に結合され、前記整合のとられた回路
は前記第１のノードと前記第２のノードとの間に結合さ
れ、そして前記演算増巾器の入力端子は前記第１のノー
ドに結合されている請求項１０の電圧調整器回路。 - 【請求項１２】 前記分圧器回路は第１の抵抗性素子及
び第２の抵抗性素子を備え、前記第１の抵抗性素子は前
記第１の電圧供給端子と第２のノードとの間に結合さ
れ、前記第２の抵抗性素子は前記第１のノードと前記整
合のとられた回路との間に結合され、そして前記演算増
巾器の入力端子は前記第２のノードに結合されている請
求項１０の電圧調整器回路。 - 【請求項１３】 前記演算増巾器の入力端子は非反転入
力端子であり、そして前記演算増巾器は利得１回路構成
に接続されている請求項１０の電圧調整器回路。 - 【請求項１４】 前記演算増巾器は、利得段及びソース
・ホロワ段を含む請求項１０の電圧調整器回路。 - 【請求項１５】 ソース・ホロワ出力段を更に含み、こ
の出力段は前記演算増巾器の出力を受け且つそのソース
が前記プログラミング選択回路に接続されている請求項
１０の電圧調整器回路。 - 【請求項１６】 前記ソース・ホロワ出力段は、前記利
得段によってドライブされ且つ前記第１の電圧供給端子
及び第２の電圧供給端子の一方へ第３の電流発生器を介
して第１の端子で結合されるトランジスタを含む請求項
１５の電圧調整器回路。 - 【請求項１７】 前記演算増巾器の出力端子が前記プロ
グラミング選択回路の入力端子に直結されている請求項
１０の電圧調整器回路。 - 【請求項１８】 前記整合のとられた回路を構成する整
合のとられたトランジスタの数は、前記プログラミング
選択回路を構成するトランジスタの数に等しい請求項１
０の電圧調整器回路。 - 【請求項１９】 前記分圧器回路が単一の抵抗性素子で
ある請求項１０の電圧調整器回路。 - 【請求項２０】 前記第２の電圧供給端子と前記第２の
ノードとの間に結合された第２の電流発生器を更に備え
た請求項１１の電圧調整器回路。 - 【請求項２１】 電気的にプログラマブルなメモリ・セ
ルのアレイのビット・ラインに接続され且つ前記メモリ
・アレイ中の少なくとも１個のメモリ素子の状態を選択
するようになっているプログラミング選択回路と、 入力電圧に依存して前記選択回路へ出力電圧を供給する
ようになっている増巾器と、 この増巾器の入力回路に結合され、前記増巾器への入力
電圧が或る選択された値であることを確保するようにな
っている整合のとられた回路と、 を備え、 前記演算増巾器の出力端子がソース・ホロワ出力段への
出力端子であり、前記整合のとられた回路が前記プログ
ラミング選択回路の電圧降下と実質的に同様な電圧降下
を有する、 電圧調整器回路。 - 【請求項２２】 前記プログラミング選択回路及び前記
整合のとられた回路は事実上同期してドライブされる請
求項１９の電圧調整器回路。 - 【請求項２３】 分圧器回路を更に備え、前記整合のと
られた回路が前記分圧器回路を介して前記電圧供給端子
に結合される請求項１９の電圧調整器回路。 - 【請求項２４】 前記プログラミング選択回路は少なく
とも１個のトランジスタを含み、そして前記整合のとら
れた回路は少なくとも１個の被整合トランジスタを含む
請求項１９の電圧調整器回路。 - 【請求項２５】 前記整合のとられた回路を構成する被
整合トランジスタの数は、前記プログラミング選択回路
を構成するトランジスタの数に等しい請求項２４の電圧
調整器回路。
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