JP2839849B2 - 電圧レギュレータ - Google Patents
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- G11C16/30—Power supply circuits
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、メモリ・セルの端子を
適切にバイアスさせることができる電圧レギュレータに
関するものであり、より具体的には、不揮発性メモリ・
セルをプログラミングするための電圧レギュレータに関
するものである。
適切にバイアスさせることができる電圧レギュレータに
関するものであり、より具体的には、不揮発性メモリ・
セルをプログラミングするための電圧レギュレータに関
するものである。
【０００２】
【従来の技術】周知のように、不揮発性メモリ・セル
は、そのセル内の他のすべての端子と比較して高いＤＣ
インピーダンスを示す“フローティング”ゲート端子
と、該セルが接続されている回路とを有するＭＯＳトラ
ンジスタによって構成されている。このメモリ・セル
は、また、コントロール・ゲート電極として知られ、適
切な制御電圧で駆動される、第２の電極も有している。
ＭＯＳトランジスタの他の電極としては通常のドイレン
端子、ソース端子およびボディ端子である。
は、そのセル内の他のすべての端子と比較して高いＤＣ
インピーダンスを示す“フローティング”ゲート端子
と、該セルが接続されている回路とを有するＭＯＳトラ
ンジスタによって構成されている。このメモリ・セル
は、また、コントロール・ゲート電極として知られ、適
切な制御電圧で駆動される、第２の電極も有している。
ＭＯＳトランジスタの他の電極としては通常のドイレン
端子、ソース端子およびボディ端子である。
【０００３】上記コントロール・ゲートに加えられる電
圧を変化させることによって、フローティング・ゲート
に存在する電荷の量を変えることができる。このように
して、トランジスタを“ｈｉｇｈ”閾値電圧を有する第
１の状態と、“ｌｏｗ”閾値電圧を有する第２の状態
の、２つの論理状態のいずれかにすることが可能とな
る。
圧を変化させることによって、フローティング・ゲート
に存在する電荷の量を変えることができる。このように
して、トランジスタを“ｈｉｇｈ”閾値電圧を有する第
１の状態と、“ｌｏｗ”閾値電圧を有する第２の状態
の、２つの論理状態のいずれかにすることが可能とな
る。
【０００４】上記コントロール・ゲートに対して、これ
ら２つの間の電圧を与えると、閾値電圧の値に応じて、
そのドレイン端子およびソース端子の間で、ｌｏｗまた
はｈｉｇｈインピーダンスのいずれかになるので、トラ
ンジスタの状態を“読み取る”ことができる。したが
て、トランジスタは論理記憶素子としての機能を果たす
ことになる。
ら２つの間の電圧を与えると、閾値電圧の値に応じて、
そのドレイン端子およびソース端子の間で、ｌｏｗまた
はｈｉｇｈインピーダンスのいずれかになるので、トラ
ンジスタの状態を“読み取る”ことができる。したが
て、トランジスタは論理記憶素子としての機能を果たす
ことになる。
【０００５】さらに、フローティング・ゲートは、その
メモリ・セルの他のいずれの端子に対してもｈｉｇｈイ
ンピーダンスを示すので、トランジスタ内に蓄えられて
いる電荷は、それが接続されている回路への電源が取り
除かれた場合であっても、いつまででも保持することが
可能になる。したがって、このセルは不揮発性メモリの
特性を有している。
メモリ・セルの他のいずれの端子に対してもｈｉｇｈイ
ンピーダンスを示すので、トランジスタ内に蓄えられて
いる電荷は、それが接続されている回路への電源が取り
除かれた場合であっても、いつまででも保持することが
可能になる。したがって、このセルは不揮発性メモリの
特性を有している。
【０００６】フローティング・ゲート内に電荷を蓄える
ための操作は、セル“プログラミング”と呼ばれ、フロ
ーティング・ゲートから電荷を取り除く操作はセル“消
去”と呼ばれる。
ための操作は、セル“プログラミング”と呼ばれ、フロ
ーティング・ゲートから電荷を取り除く操作はセル“消
去”と呼ばれる。
【０００７】半導体に集積される不揮発性メモリ・セル
は、通常、こうしたセルを非常にたくさん含んでいる。
これらのセルは列（ワード・ライン）およびカラム（ビ
ット・ライン）として配列されている。一つの列内のセ
ルはそのそれぞれのコントロール・ゲートを駆動するラ
インを供給している。同じビット・ライン内におけるセ
ルはドレイン電極を共有しており、任意のセルをプログ
ラムするためには、適切な正電圧値をワード・ライン
と、それが配置されているビット・ラインに加えられ
る。また、メモリ・セル・プログラミングは、ドレイン
端子に加えられる電圧、すなわち、それが所属するビッ
ト・ラインに存在する電圧によって強く影響を受ける。
は、通常、こうしたセルを非常にたくさん含んでいる。
これらのセルは列（ワード・ライン）およびカラム（ビ
ット・ライン）として配列されている。一つの列内のセ
ルはそのそれぞれのコントロール・ゲートを駆動するラ
インを供給している。同じビット・ライン内におけるセ
ルはドレイン電極を共有しており、任意のセルをプログ
ラムするためには、適切な正電圧値をワード・ライン
と、それが配置されているビット・ラインに加えられ
る。また、メモリ・セル・プログラミングは、ドレイン
端子に加えられる電圧、すなわち、それが所属するビッ
ト・ラインに存在する電圧によって強く影響を受ける。
【０００８】また、特に、フラッシュ・タイプの不揮発
性メモリ・セルの場合、該ドレイン電圧ＶＰが低下する
と、セル・プログラミングが不十分、かつ、遅くなり、
また、過剰に大きな値になるとセルが部分的に消去され
てしまう（いわゆる“ソフト・イレージング”現象）。
したがって、ドレイン電圧ＶＰの最適の範囲はかなり狭
く、通常、５Ｖから６Ｖ程度の範囲である。
性メモリ・セルの場合、該ドレイン電圧ＶＰが低下する
と、セル・プログラミングが不十分、かつ、遅くなり、
また、過剰に大きな値になるとセルが部分的に消去され
てしまう（いわゆる“ソフト・イレージング”現象）。
したがって、ドレイン電圧ＶＰの最適の範囲はかなり狭
く、通常、５Ｖから６Ｖ程度の範囲である。
【０００９】上記のことから、メモリ・セルには、プロ
グラミング・ステップ中にビット・ラインに適切な電圧
を与えるための、かなり高度で正確な電圧レギュレータ
を設けなければならない。
グラミング・ステップ中にビット・ラインに適切な電圧
を与えるための、かなり高度で正確な電圧レギュレータ
を設けなければならない。
【００１０】メモリ・セルをプログラムするための用い
られる方法の一つは、セルのゲート酸化物を介しての熱
電子の放射現象の利用である。この放射現象を行わせる
ためには、セル端子を適切に分極させ、チャンネル内に
存在する熱電子を加速させるためにドレイン−ソース電
圧は５−６Ｖの範囲に設定する必要があり、また、ゲー
ト−ソース電圧は加速された電子を引きつけるために、
１２Ｖ程度の値に設定する必要がある。
られる方法の一つは、セルのゲート酸化物を介しての熱
電子の放射現象の利用である。この放射現象を行わせる
ためには、セル端子を適切に分極させ、チャンネル内に
存在する熱電子を加速させるためにドレイン−ソース電
圧は５−６Ｖの範囲に設定する必要があり、また、ゲー
ト−ソース電圧は加速された電子を引きつけるために、
１２Ｖ程度の値に設定する必要がある。
【００１１】しかしながら、上にも述べたように、最も
重要なのはドレイン電圧ＶＰの値であって、これはプロ
グラミング期間中はできるだけ安定させておかねばなら
ない。このドレイン電圧の変動は以下のような要因と関
連している。すなわち、第１に、種々の構成部品の製造
プロセスにおける技術的変化、第２に、プログラミング
中のセルの閾値電圧の増大と、その結果としての電流ド
ロー（current draw) の低下、第３に、ビット・ライン
に存在する選択トランジスタにおける電圧低下、であ
る。
重要なのはドレイン電圧ＶＰの値であって、これはプロ
グラミング期間中はできるだけ安定させておかねばなら
ない。このドレイン電圧の変動は以下のような要因と関
連している。すなわち、第１に、種々の構成部品の製造
プロセスにおける技術的変化、第２に、プログラミング
中のセルの閾値電圧の増大と、その結果としての電流ド
ロー（current draw) の低下、第３に、ビット・ライン
に存在する選択トランジスタにおける電圧低下、であ
る。
【００１２】最後に挙げた点に関しては、特に、寸法の
小ささから、選択トランジスタが、小さなＷ／Ｌ（チャ
ンネル幅対長さ）比を有し、その結果として高い直列抵
抗を有する大容量メモリの場合、重大な影響を及ぼすも
のである。
小ささから、選択トランジスタが、小さなＷ／Ｌ（チャ
ンネル幅対長さ）比を有し、その結果として高い直列抵
抗を有する大容量メモリの場合、重大な影響を及ぼすも
のである。
【００１３】したがって、上記したようなすべての要因
を配慮した、かなり洗練された設計の電圧レギュレータ
が必要であることは明らかである。先行技術にあって
は、レギュレータからの出力電圧が、ビット・ライン中
の選択トランジスタを介して流れている電流に継続的に
基づく適切な量だけ、そのビット・ラインのために必要
な電圧を上回るような回路を設計することによって、こ
れらの問題を解決しようとしている。これを達成するた
めには、正フィードバック構造を提供する適応タイプ
（ａｄａｐｔｉｖｅ ｔｙｐｅ）の分極化技術が用いら
れる。
を配慮した、かなり洗練された設計の電圧レギュレータ
が必要であることは明らかである。先行技術にあって
は、レギュレータからの出力電圧が、ビット・ライン中
の選択トランジスタを介して流れている電流に継続的に
基づく適切な量だけ、そのビット・ラインのために必要
な電圧を上回るような回路を設計することによって、こ
れらの問題を解決しようとしている。これを達成するた
めには、正フィードバック構造を提供する適応タイプ
（ａｄａｐｔｉｖｅ ｔｙｐｅ）の分極化技術が用いら
れる。
【００１４】先行技術に基づくこうした方式の一例を図
３に示す。図３に示した電圧レギュレータにあっては、
基本的に、電圧発生器は、最適プログラミング条件が設
定されると、指定されたビット・ライン上に現れるべき
電圧と等しい定電圧（ＶＰＲＯＧ）を発生させる。この
電圧がＶｃｏｍｐにより表される変動電圧に対して加算
器３１において加えられる。変動電圧Ｖｃｏｍｐの値
は、ビット・ライン選択トランジスタのミラー・イメー
ジであり、それによってそれらの間に同じ電圧降下を発
生させるエレメント上で、そのビット・ラインから供給
される電流を反転することによって得られる。上記加算
器３１からの出力（ＶＲＥＦ）は、オペ・アンプ３２の
入力端子に入力され、オペ・アンプ３２の他の入力端子
には、ＶＲＥＧが入力される。
３に示す。図３に示した電圧レギュレータにあっては、
基本的に、電圧発生器は、最適プログラミング条件が設
定されると、指定されたビット・ライン上に現れるべき
電圧と等しい定電圧（ＶＰＲＯＧ）を発生させる。この
電圧がＶｃｏｍｐにより表される変動電圧に対して加算
器３１において加えられる。変動電圧Ｖｃｏｍｐの値
は、ビット・ライン選択トランジスタのミラー・イメー
ジであり、それによってそれらの間に同じ電圧降下を発
生させるエレメント上で、そのビット・ラインから供給
される電流を反転することによって得られる。上記加算
器３１からの出力（ＶＲＥＦ）は、オペ・アンプ３２の
入力端子に入力され、オペ・アンプ３２の他の入力端子
には、ＶＲＥＧが入力される。
【００１５】特に、調整された電圧は、適切にフィード
・バックされたオペ・アンプ３２からの出力によって駆
動され、ＭＯＵＴにより表された、ソース追従ＭＯＳト
ランジスタ３３から供給される。こうした構成は、２つ
のフィードバック・ループ、すなわち、その電圧レギュ
レータに固有の第１のループと、ビット・ラインにおけ
る電圧降下を補償するための第２のループ（ＭＰＲ２で
表されるＭＯＳトランジスタ３４とジェネリック・ブロ
ック（Ｈ）３５により構成される）を含んでいる。その
うち、第２のループにおいては、レギュレータからの電
流に比例しており、プログラムされているセルに引かれ
る電流と関連した電流をドロップ抵抗Ｒｄｒｏｐに対し
て供給することになる。
・バックされたオペ・アンプ３２からの出力によって駆
動され、ＭＯＵＴにより表された、ソース追従ＭＯＳト
ランジスタ３３から供給される。こうした構成は、２つ
のフィードバック・ループ、すなわち、その電圧レギュ
レータに固有の第１のループと、ビット・ラインにおけ
る電圧降下を補償するための第２のループ（ＭＰＲ２で
表されるＭＯＳトランジスタ３４とジェネリック・ブロ
ック（Ｈ）３５により構成される）を含んでいる。その
うち、第２のループにおいては、レギュレータからの電
流に比例しており、プログラムされているセルに引かれ
る電流と関連した電流をドロップ抵抗Ｒｄｒｏｐに対し
て供給することになる。
【００１６】記憶装置の場合、プログラミングは通常、
一つのワードのすべてのセルに対して並列的に行われる
が、それは、もちろん、電圧上昇が発生すべきセルでだ
け、すなわち、論理“１”を取るべきセルだけが実際に
はプログラムされることになる。
一つのワードのすべてのセルに対して並列的に行われる
が、それは、もちろん、電圧上昇が発生すべきセルでだ
け、すなわち、論理“１”を取るべきセルだけが実際に
はプログラムされることになる。
【００１７】したがって、プログラミング段階におい
て、ビット・ラインから引き出される電流は、記憶され
るビットのパターンに依存しているものであり、補正を
変更しなくてもよいようにするためには、ドロップ抵抗
値をそれにしたがって変化させるようにすればよい。
て、ビット・ラインから引き出される電流は、記憶され
るビットのパターンに依存しているものであり、補正を
変更しなくてもよいようにするためには、ドロップ抵抗
値をそれにしたがって変化させるようにすればよい。
【００１８】
【発明が解決しようとする課題】しかしながら、上記先
行技術による方式には、以下のような、いくつかの問題
点があった。すなわち、第１に、図３に示されているＭ
ＯＳトランジスタ（Ｍ９）３６によって引かれるバイア
ス電流はドロップ抵抗に送られるため、望ましくない定
常電圧成分を補償電圧Ｖｃｏｍｐ内に出現させる。この
定常電圧成分は、単一セルのプログラミングを行う場合
にあっては、特に邪魔になる。すなわち、この場合、ト
ランジスタ（Ｍ９）３６により引かれる電流はプログラ
ミングのために必要な電流を基準としてもはや無視でき
ないものになっているからである。その結果、不揮発性
メモリ・プログラミングの安定性および信頼性を低下さ
せるという問題点があった。
行技術による方式には、以下のような、いくつかの問題
点があった。すなわち、第１に、図３に示されているＭ
ＯＳトランジスタ（Ｍ９）３６によって引かれるバイア
ス電流はドロップ抵抗に送られるため、望ましくない定
常電圧成分を補償電圧Ｖｃｏｍｐ内に出現させる。この
定常電圧成分は、単一セルのプログラミングを行う場合
にあっては、特に邪魔になる。すなわち、この場合、ト
ランジスタ（Ｍ９）３６により引かれる電流はプログラ
ミングのために必要な電流を基準としてもはや無視でき
ないものになっているからである。その結果、不揮発性
メモリ・プログラミングの安定性および信頼性を低下さ
せるという問題点があった。
【００１９】第２に、セルの読み取りが行われている
間、ビット・ラインは１Ｖ程度の電圧に偏向（ｐｏｌａ
ｒｉｚｅ）され、ｐ−チャンネルＭＯＳトランジスタ経
由でラインＶＰに接続される。このトランジスタのゲー
ト電圧Ｖｇ０は０Ｖ（同様に０Ｖが与えられているスイ
ッチによって印加）であり、ソース電圧Ｖｓ０も１Ｖで
あるので、したがって、導通が成立する。
間、ビット・ラインは１Ｖ程度の電圧に偏向（ｐｏｌａ
ｒｉｚｅ）され、ｐ−チャンネルＭＯＳトランジスタ経
由でラインＶＰに接続される。このトランジスタのゲー
ト電圧Ｖｇ０は０Ｖ（同様に０Ｖが与えられているスイ
ッチによって印加）であり、ソース電圧Ｖｓ０も１Ｖで
あるので、したがって、導通が成立する。
【００２０】読み取り段階にあっては、プログラミング
電圧ＶＰはゼロであり、ｐ−チャンネルＭＯＳトランジ
スタは、トランジスタ（ＭＯＵＴ）の接合部に組み合わ
されたキャパシタンスをビット・ラインに接続させるの
で、その結果として、ビット・ラインのキャパシタンス
が大幅に増大し、その読み取り速度が大幅に低下すると
いう問題点があった。これは、ビット・ラインの電圧が
ｐ−チャンネル閾値電圧より高い場合にだけ起きる現象
であり、供給電圧がその決められた値を上回った場合に
だけ起きる可能性がある。したがって、この現象は慎重
に抑制する必要がある。
電圧ＶＰはゼロであり、ｐ−チャンネルＭＯＳトランジ
スタは、トランジスタ（ＭＯＵＴ）の接合部に組み合わ
されたキャパシタンスをビット・ラインに接続させるの
で、その結果として、ビット・ラインのキャパシタンス
が大幅に増大し、その読み取り速度が大幅に低下すると
いう問題点があった。これは、ビット・ラインの電圧が
ｐ−チャンネル閾値電圧より高い場合にだけ起きる現象
であり、供給電圧がその決められた値を上回った場合に
だけ起きる可能性がある。したがって、この現象は慎重
に抑制する必要がある。
【００２１】本発明は、上記に鑑みてなされたものであ
って、不揮発性メモリ・プログラミングの安定性および
信頼性と、読み取りモードにおける、メモリ・マトリク
スの動作速度の両方を向上させることができる電圧レギ
ュレータを得ることを目的とする。
って、不揮発性メモリ・プログラミングの安定性および
信頼性と、読み取りモードにおける、メモリ・マトリク
スの動作速度の両方を向上させることができる電圧レギ
ュレータを得ることを目的とする。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に係る電圧レギュレータは、複数の不揮
発性メモリ・セルをプログラミングするための電圧レギ
ュレータにおいて、入力端子および出力端子を有する電
流ミラーと、第１の基準電位に結合された第１の入力端
子と、前記電流ミラーの出力端子に結合された第２の入
力端子と、および、入力端子とを有する抵抗性分割器
と、前記抵抗性分割器の出力端子に結合された入力端
子、電流ミラーの入力端子に結合された出力端子を有す
るアンプ・ステージと、前記アンプ・ステージの出力端
子により制御され、プログラミング・ラインを介して複
数の不揮発性メモリ・セルに結合され、さらに、前記電
流ミラーの入力端子にも結合されているソース追従トラ
ンジスタと、前記プログラミング・ラインと第２の基準
電位に結合する第１のトランジスタと、前記電流ミラー
の出力端子および前記第２の基準電位に結合されている
抵抗性パスと、から構成されているものである。
めに、請求項１に係る電圧レギュレータは、複数の不揮
発性メモリ・セルをプログラミングするための電圧レギ
ュレータにおいて、入力端子および出力端子を有する電
流ミラーと、第１の基準電位に結合された第１の入力端
子と、前記電流ミラーの出力端子に結合された第２の入
力端子と、および、入力端子とを有する抵抗性分割器
と、前記抵抗性分割器の出力端子に結合された入力端
子、電流ミラーの入力端子に結合された出力端子を有す
るアンプ・ステージと、前記アンプ・ステージの出力端
子により制御され、プログラミング・ラインを介して複
数の不揮発性メモリ・セルに結合され、さらに、前記電
流ミラーの入力端子にも結合されているソース追従トラ
ンジスタと、前記プログラミング・ラインと第２の基準
電位に結合する第１のトランジスタと、前記電流ミラー
の出力端子および前記第２の基準電位に結合されている
抵抗性パスと、から構成されているものである。
【００２３】また、請求項２に係る電圧レギュレータ
は、前記抵抗性パスが、第２のトランジスタを含んでい
るものである。
は、前記抵抗性パスが、第２のトランジスタを含んでい
るものである。
【００２４】また、請求項３に係る電圧レギュレータ
は、前記第２のトランジスタのドレイン端子が、前記電
流ミラーの出力端子に接続され、そのソース端子が前記
第２の基準電位に接続されているものである。
は、前記第２のトランジスタのドレイン端子が、前記電
流ミラーの出力端子に接続され、そのソース端子が前記
第２の基準電位に接続されているものである。
【００２５】また、請求項４に係る電圧レギュレータ
は、複数の不揮発性メモリ・セルに記憶されるビットの
パターンにより、複数の不揮発性メモリ・セルをプログ
ラミングするための電圧レギュレータにおいて、入力端
子および出力端子を有する電流ミラーと、第１の基準電
位に結合された第１の入力端子と、前記電流ミラーの出
力端子に結合された第２の入力端子と、および、出力端
子とを有する抵抗性分割器と、前記抵抗性分割器の出力
端子に結合された入力端子、電流ミラーの入力端子に結
合された出力端子を有するアンプ・ステージと、前記ア
ンプ・ステージの出力端子により制御され、プログラミ
ング・ラインを介して複数の不揮発性メモリ・セルに結
合され、さらに、前記電流ミラーの入力端子にも結合さ
れているソース追従トランジスタと、前記ビットのパタ
ーンにしたがって起動され、前記抵抗性分割器と第２の
基準電位との間に接続されている抵抗性エレメントのネ
ットワークと、前記抵抗性エレメントのネットワークと
並列に接続されている抵抗性パスと、から構成されてい
るものである。
は、複数の不揮発性メモリ・セルに記憶されるビットの
パターンにより、複数の不揮発性メモリ・セルをプログ
ラミングするための電圧レギュレータにおいて、入力端
子および出力端子を有する電流ミラーと、第１の基準電
位に結合された第１の入力端子と、前記電流ミラーの出
力端子に結合された第２の入力端子と、および、出力端
子とを有する抵抗性分割器と、前記抵抗性分割器の出力
端子に結合された入力端子、電流ミラーの入力端子に結
合された出力端子を有するアンプ・ステージと、前記ア
ンプ・ステージの出力端子により制御され、プログラミ
ング・ラインを介して複数の不揮発性メモリ・セルに結
合され、さらに、前記電流ミラーの入力端子にも結合さ
れているソース追従トランジスタと、前記ビットのパタ
ーンにしたがって起動され、前記抵抗性分割器と第２の
基準電位との間に接続されている抵抗性エレメントのネ
ットワークと、前記抵抗性エレメントのネットワークと
並列に接続されている抵抗性パスと、から構成されてい
るものである。
【００２６】また、請求項５に係る電圧レギュレータ
は、前記抵抗性パスが、ドレイン端子が前記抵抗性分割
器の第２の入力端子に接続され、そのソース端子が前記
第２の基準電圧に結合されているＭＯＳトランジスタを
含んでいるものである。
は、前記抵抗性パスが、ドレイン端子が前記抵抗性分割
器の第２の入力端子に接続され、そのソース端子が前記
第２の基準電圧に結合されているＭＯＳトランジスタを
含んでいるものである。
【００２７】また、請求項６に係る電圧レギュレータ
は、前記抵抗性エレメントのネットワークが、複数のト
ランジスタにより構成され、前記抵抗性パスが、トラン
ジスタにより構成されているものである。
は、前記抵抗性エレメントのネットワークが、複数のト
ランジスタにより構成され、前記抵抗性パスが、トラン
ジスタにより構成されているものである。
【００２８】また、請求項７に係る電圧レギュレータ
は、複数の不揮発性メモリ・セルをプログラミングする
ための電圧レギュレータにおいて、入力端子および出力
端子を有する電流ミラーと、第１の基準電位に結合され
た第１の入力端子と、前記電流ミラーの出力端子に結合
された第２の入力端子と、および、出力端子とを有する
抵抗性分割器と、前記抵抗性分割器の出力端子に結合さ
れた入力端子、電流ミラーの入力端子に結合された出力
端子を有するアンプ・ステージと、前記アンプ・ステー
ジの出力端子により制御され、プログラミング・ライン
を介して複数の不揮発性メモリ・セルに結合され、さら
に、前記電流ミラーの入力端子にも結合されているソー
ス追従トランジスタと、第３の基準電位と前記プログラ
ミング・ラインとの間に接続され、前記複数の不揮発性
メモリ・セルが読み取られるときに、前記電圧レギュレ
ータを前記プログラミング・ラインから切り離す切り離
しエレメントと、から構成されているものである。
は、複数の不揮発性メモリ・セルをプログラミングする
ための電圧レギュレータにおいて、入力端子および出力
端子を有する電流ミラーと、第１の基準電位に結合され
た第１の入力端子と、前記電流ミラーの出力端子に結合
された第２の入力端子と、および、出力端子とを有する
抵抗性分割器と、前記抵抗性分割器の出力端子に結合さ
れた入力端子、電流ミラーの入力端子に結合された出力
端子を有するアンプ・ステージと、前記アンプ・ステー
ジの出力端子により制御され、プログラミング・ライン
を介して複数の不揮発性メモリ・セルに結合され、さら
に、前記電流ミラーの入力端子にも結合されているソー
ス追従トランジスタと、第３の基準電位と前記プログラ
ミング・ラインとの間に接続され、前記複数の不揮発性
メモリ・セルが読み取られるときに、前記電圧レギュレ
ータを前記プログラミング・ラインから切り離す切り離
しエレメントと、から構成されているものである。
【００２９】また、請求項８に係る電圧レギュレータ
は、前記切り離しエレメントが、前記第３の基準電位と
プログラミング・ラインとの間に直列に接続された少な
くとも２つのトランジスタによって構成されているもの
である。
は、前記切り離しエレメントが、前記第３の基準電位と
プログラミング・ラインとの間に直列に接続された少な
くとも２つのトランジスタによって構成されているもの
である。
【００３０】また、請求項９に係る電圧レギュレータ
は、前記切り離しエレメントの少なくとも２つのトラン
ジスタのそれぞれがボディ端子を有しており、前記少な
くとも２つのトランジスタのボディ端子が相互に接続さ
れていると同時に、前記第３の基準電位に接続されてい
るものである。
は、前記切り離しエレメントの少なくとも２つのトラン
ジスタのそれぞれがボディ端子を有しており、前記少な
くとも２つのトランジスタのボディ端子が相互に接続さ
れていると同時に、前記第３の基準電位に接続されてい
るものである。
【００３１】また、請求項１０に係る電圧レギュレータ
は、前記切り離しエレメントの少なくとも２つのトラン
ジスタの一つがダイオードとして構成されているもので
ある。
は、前記切り離しエレメントの少なくとも２つのトラン
ジスタの一つがダイオードとして構成されているもので
ある。
【００３２】また、請求項１１に係る電圧レギュレータ
は、前記複数の不揮発性メモリ・セルに記憶されるビッ
トのパターンにより複数の不揮発性メモリ・セルをプロ
グラミングするための電圧レギュレータにおいて、さら
に、前記ビットのパターンによって起動され、前記抵抗
性分割器と前記第２の基準電圧との間に接続された抵抗
性エレメントのネットワークと、前記抵抗性エレメント
のネットワークと並列に接続されている抵抗性パスと、
から構成されているものである。
は、前記複数の不揮発性メモリ・セルに記憶されるビッ
トのパターンにより複数の不揮発性メモリ・セルをプロ
グラミングするための電圧レギュレータにおいて、さら
に、前記ビットのパターンによって起動され、前記抵抗
性分割器と前記第２の基準電圧との間に接続された抵抗
性エレメントのネットワークと、前記抵抗性エレメント
のネットワークと並列に接続されている抵抗性パスと、
から構成されているものである。
【００３３】また、請求項１２に係る電圧レギュレータ
は、さらに、第３の基準電位と前記プログラミング・ラ
インとの間に接続され、前記複数の不揮発性メモリ・セ
ルの読み取りが行われる際に、前記電圧レギュレータを
前記プログラミング・ラインから切り離す切り離しエレ
メントを含んでいるものである。
は、さらに、第３の基準電位と前記プログラミング・ラ
インとの間に接続され、前記複数の不揮発性メモリ・セ
ルの読み取りが行われる際に、前記電圧レギュレータを
前記プログラミング・ラインから切り離す切り離しエレ
メントを含んでいるものである。
【００３４】また、請求項１３に係る電圧レギュレータ
は、第３の基準電位と前記プログラミング・ラインとの
間に接続され、前記複数の不揮発性メモリ・セルの読み
取りが行われる際に、前記電圧レギュレータを前記プロ
グラミング・ラインから切り離す切り離しエレメントを
含んでいるものである。
は、第３の基準電位と前記プログラミング・ラインとの
間に接続され、前記複数の不揮発性メモリ・セルの読み
取りが行われる際に、前記電圧レギュレータを前記プロ
グラミング・ラインから切り離す切り離しエレメントを
含んでいるものである。
【００３５】また、請求項１４に係る電圧レギュレータ
は、さらに、第３の基準電位と前記プログラミング・ラ
インとの間に接続され、前記複数の不揮発性メモリ・セ
ルの読み取りが行われる際に、前記電圧レギュレータを
前記プログラミング・ラインから切り離す切り離しエレ
メントを含んでいるものである。
は、さらに、第３の基準電位と前記プログラミング・ラ
インとの間に接続され、前記複数の不揮発性メモリ・セ
ルの読み取りが行われる際に、前記電圧レギュレータを
前記プログラミング・ラインから切り離す切り離しエレ
メントを含んでいるものである。
【００３６】また、請求項１５に係る電圧レギュレータ
は、さらに、前記アンプ・ステージの前記出力端子と前
記第２の基準電位とに結合されており、前記複数の不揮
発性メモリ・セルの読み取りが行われる際に、前記アン
プの動作を不能にするディスエーブリング・トランジス
タ（ｄｉｓａｂｌｉｎｇ ｔｒａｎｓｉｓｔｏｒ）を含
んでいるものである。
は、さらに、前記アンプ・ステージの前記出力端子と前
記第２の基準電位とに結合されており、前記複数の不揮
発性メモリ・セルの読み取りが行われる際に、前記アン
プの動作を不能にするディスエーブリング・トランジス
タ（ｄｉｓａｂｌｉｎｇ ｔｒａｎｓｉｓｔｏｒ）を含
んでいるものである。
【００３７】
【作用】本発明の一つの実施例は、プログラミング・ラ
インを装置のアースに接続している抵抗性パスによって
電圧降下の影響を受けないようにしている、補正電圧に
よって制御されるアンプ・ステージを含む電圧レギュレ
ータである。
インを装置のアースに接続している抵抗性パスによって
電圧降下の影響を受けないようにしている、補正電圧に
よって制御されるアンプ・ステージを含む電圧レギュレ
ータである。
【００３８】本発明の他の実施例による電圧レギュレー
タは、ビット・ライン内におけるセルの読み取り速度を
向上でき、それをプログラミング・ラインから切り離な
すことによって上記の問題点を取り除くものである。
タは、ビット・ライン内におけるセルの読み取り速度を
向上でき、それをプログラミング・ラインから切り離な
すことによって上記の問題点を取り除くものである。
【００３９】すなわち、適切なプログラミングを実行す
るため実際に必要な電圧を供給することができるが、ビ
ット・ラインの読み取りが行われているときは、プログ
ラミング・ラインとビット・ラインを切り離しておくこ
とができるような電圧レギュレータである。
るため実際に必要な電圧を供給することができるが、ビ
ット・ラインの読み取りが行われているときは、プログ
ラミング・ラインとビット・ラインを切り離しておくこ
とができるような電圧レギュレータである。
【００４０】本発明による回路の特徴と利点は、例示の
ためであって、発明を限定するものではない実施例につ
いての以下の詳細な説明と、関連する図面を参照するこ
とによって明らかになる。
ためであって、発明を限定するものではない実施例につ
いての以下の詳細な説明と、関連する図面を参照するこ
とによって明らかになる。
【００４１】
【実施例】以下、この発明に係る電圧レギュレータの実
施例を図面に基づいて説明する。図２は、第１および第
２の基準電圧間で電源を与えられ、該第１の基準電位の
分割器に接続された第１の入力端子と電流ミラー（ｃｕ
ｒｒｅｎｔ ｍｉｒｒｏｒ：電流反転器）を介して該入
力端子にフィード・バックされる出力端子を有するアン
プ・ステージと、該出力によって制御され、プログラミ
ング・ラインを通じてセルに接続されているソース追従
トランジスタとにより構成される、本発明に係る電圧レ
ギュレータ１の回路構造を示す回路図である。
施例を図面に基づいて説明する。図２は、第１および第
２の基準電圧間で電源を与えられ、該第１の基準電位の
分割器に接続された第１の入力端子と電流ミラー（ｃｕ
ｒｒｅｎｔ ｍｉｒｒｏｒ：電流反転器）を介して該入
力端子にフィード・バックされる出力端子を有するアン
プ・ステージと、該出力によって制御され、プログラミ
ング・ラインを通じてセルに接続されているソース追従
トランジスタとにより構成される、本発明に係る電圧レ
ギュレータ１の回路構造を示す回路図である。
【００４２】この電圧レギュレータ１は、ｎ−チャンネ
ル・タイプの２つのＭＯＳトランジスタを組み込み、そ
のソース端子が相互に接続されると同時に、電流発生器
として機能するＭＯＳトランジスタＭＧ１のドレイン端
子ＤＧ１に接続されているアンプ・ステージ４による構
成されている。これら２つのＭＯＳトランジスタのドレ
イン端子はｐ−チャンネル、特に、電流ミラーとして構
成されている別の２つのＭＯＳトランジスタのドレイン
端子に接続されている。
ル・タイプの２つのＭＯＳトランジスタを組み込み、そ
のソース端子が相互に接続されると同時に、電流発生器
として機能するＭＯＳトランジスタＭＧ１のドレイン端
子ＤＧ１に接続されているアンプ・ステージ４による構
成されている。これら２つのＭＯＳトランジスタのドレ
イン端子はｐ−チャンネル、特に、電流ミラーとして構
成されている別の２つのＭＯＳトランジスタのドレイン
端子に接続されている。
【００４３】アンプ・ステージ４は、第１またはプログ
ラミング基準電圧ＶＰＰと、さらに別のＭＯＳトランジ
スタＭＸを介して、第２の基準電圧、基本的には信号ア
ース（ＧＮＤ）間に接続されている。上記ＭＯＳトラン
ジスタＭＸのゲート端子には、第１の基準電位ＶＲ１が
供給され、一方、トランジスタＭＧ１のソース端子ＳＧ
１には基準電圧ＧＮＤが供給される。
ラミング基準電圧ＶＰＰと、さらに別のＭＯＳトランジ
スタＭＸを介して、第２の基準電圧、基本的には信号ア
ース（ＧＮＤ）間に接続されている。上記ＭＯＳトラン
ジスタＭＸのゲート端子には、第１の基準電位ＶＲ１が
供給され、一方、トランジスタＭＧ１のソース端子ＳＧ
１には基準電圧ＧＮＤが供給される。
【００４４】アンプ・ステージ４の入力端子Ｉ１は、そ
のボディ端子Ｂ１が基準電圧（ＧＮＤ）に接続され、そ
のソース端子Ｓ１およびゲート端子Ｇ１が抵抗性エレメ
ントＲ２を介して接続されているＭＯＳトランジスタＭ
１のドレイン端子Ｄ１に接続されている。
のボディ端子Ｂ１が基準電圧（ＧＮＤ）に接続され、そ
のソース端子Ｓ１およびゲート端子Ｇ１が抵抗性エレメ
ントＲ２を介して接続されているＭＯＳトランジスタＭ
１のドレイン端子Ｄ１に接続されている。
【００４５】抵抗性エレメントＲ２は、符号２により示
される抵抗性分割器に接続されている。該抵抗性分割器
２は、直列構成の３つの抵抗性エレメントにより構成さ
れ、基準電圧ＶＰＰと、符号３により示す電流ミラーの
出力端子Ｏ３の間に配置されている。
される抵抗性分割器に接続されている。該抵抗性分割器
２は、直列構成の３つの抵抗性エレメントにより構成さ
れ、基準電圧ＶＰＰと、符号３により示す電流ミラーの
出力端子Ｏ３の間に配置されている。
【００４６】該電流ミラー３は、４つのＭＯＳトランジ
スタにより構成され、以下に説明するトランジスタＭＯ
ＵＴに供給される電流ＩＣ’と比例している電流ＩＣが
抵抗性分割器２の入力端子Ｉ３に送られる。
スタにより構成され、以下に説明するトランジスタＭＯ
ＵＴに供給される電流ＩＣ’と比例している電流ＩＣが
抵抗性分割器２の入力端子Ｉ３に送られる。
【００４７】抵抗性パス７は、ＭＯＳトランジスタＭ２
によって構成され、電流ミラー３に接続されている。こ
のトランジスタＭ２のドレイン端子Ｄ２は電流ミラー３
に接続されており、そのボディ端子Ｂ２およびソース端
子Ｓ２は基準電圧（ＧＮＤ）により接続され、そのゲー
ト端子Ｇ２は信号Ａにより制御される。
によって構成され、電流ミラー３に接続されている。こ
のトランジスタＭ２のドレイン端子Ｄ２は電流ミラー３
に接続されており、そのボディ端子Ｂ２およびソース端
子Ｓ２は基準電圧（ＧＮＤ）により接続され、そのゲー
ト端子Ｇ２は信号Ａにより制御される。
【００４８】符号Ｉ３により示されている抵抗性分割器
２と電流ミラー３の出力端子の相互接続箇所は、符号５
により示す補正抵抗性エレメントのネットワークにも接
続されている。ネットワーク５は、抵抗性エレメントと
しての機能も果たし、基本的にはそこでプログラムされ
る各ビットがそれぞれ別の補正トランジスタに対応する
ように、メモリ・ワード内においてプログラムされるビ
ット・パターンに基づいて選択される１組のＭＯＳトラ
ンジスタにより構成されている。
２と電流ミラー３の出力端子の相互接続箇所は、符号５
により示す補正抵抗性エレメントのネットワークにも接
続されている。ネットワーク５は、抵抗性エレメントと
しての機能も果たし、基本的にはそこでプログラムされ
る各ビットがそれぞれ別の補正トランジスタに対応する
ように、メモリ・ワード内においてプログラムされるビ
ット・パターンに基づいて選択される１組のＭＯＳトラ
ンジスタにより構成されている。
【００４９】上記該ネットワーク５は、基準電圧（ＧＮ
Ｄ）および第２の分極信号ＶＲ２間に接続されている。
ネットワーク５と平行に、そのゲート端子Ｇ３が基準Ｖ
Ｒ２に接続され、そのドレイン端子Ｄ３が入力端子（ノ
ード）Ｉ３に接続され、そのボディ端子Ｂ３が基準電圧
（ＧＮＤ）に接続され、そのソース端子Ｓ３が直列構成
ＭＯＳトランジスタＭ４およびＭ５のポイントＣＴに接
続されているＭＯＳトランジスタＭ３によって構成され
た抵抗性パス８に接続されている。
Ｄ）および第２の分極信号ＶＲ２間に接続されている。
ネットワーク５と平行に、そのゲート端子Ｇ３が基準Ｖ
Ｒ２に接続され、そのドレイン端子Ｄ３が入力端子（ノ
ード）Ｉ３に接続され、そのボディ端子Ｂ３が基準電圧
（ＧＮＤ）に接続され、そのソース端子Ｓ３が直列構成
ＭＯＳトランジスタＭ４およびＭ５のポイントＣＴに接
続されているＭＯＳトランジスタＭ３によって構成され
た抵抗性パス８に接続されている。
【００５０】ＭＯＳトランジスタＭ４およびＭ５は基準
電圧（ＧＮＤ）と抵抗性エレメントのネットワーク５と
の間に接続されており、それぞれそのゲート端子Ｇ４お
よびＧ５で、信号ＰＰ（パラレル・プログラミング）と
イネーブル信号Ａとによって制御される。
電圧（ＧＮＤ）と抵抗性エレメントのネットワーク５と
の間に接続されており、それぞれそのゲート端子Ｇ４お
よびＧ５で、信号ＰＰ（パラレル・プログラミング）と
イネーブル信号Ａとによって制御される。
【００５１】これらのトランジスタは、メモリ・テスト
手順中に基本的にはネットワーク５の代わりに機能す
る。トランジスタＭ５のゲート端子Ｇ５はトランジスタ
ＭＧ１およびＭＧ２のゲート端子ＧＧ１およびＧＧ２に
接続されており、イネーブル信号Ａを受信する。トラン
ジスタＭＧ２は電流ミラー３と基準電圧（ＧＮＤ）との
間に接続されており、そのボディ端子ＢＧ２とソース端
子ＳＧ２が相互に接続されている。
手順中に基本的にはネットワーク５の代わりに機能す
る。トランジスタＭ５のゲート端子Ｇ５はトランジスタ
ＭＧ１およびＭＧ２のゲート端子ＧＧ１およびＧＧ２に
接続されており、イネーブル信号Ａを受信する。トラン
ジスタＭＧ２は電流ミラー３と基準電圧（ＧＮＤ）との
間に接続されており、そのボディ端子ＢＧ２とソース端
子ＳＧ２が相互に接続されている。
【００５２】アンプ・ステージ４の出力端子Ｏ１は、そ
のボディ端子Ｂ６およびソース端子Ｓ６が基準電圧（Ｇ
ＮＤ）に接続されている別のＭＯＳトランジスタＭ６の
ドレイン端子Ｄ６を介して接地されている。ＭＯＳトラ
ンジスタＭ６のゲート端子Ｇ６には、アンプ・ステージ
４の出力端子Ｏ１をターンＯＦＦステップ中に接地でき
るようにする負論理信号ＡＮが与えられる。この信号Ａ
Ｎは、好適にも、別のＭＯＳトランジスタＭ８と直列に
接続されているＭＯＳトランジスタＭ７のゲート端子Ｇ
７にも与えられる。
のボディ端子Ｂ６およびソース端子Ｓ６が基準電圧（Ｇ
ＮＤ）に接続されている別のＭＯＳトランジスタＭ６の
ドレイン端子Ｄ６を介して接地されている。ＭＯＳトラ
ンジスタＭ６のゲート端子Ｇ６には、アンプ・ステージ
４の出力端子Ｏ１をターンＯＦＦステップ中に接地でき
るようにする負論理信号ＡＮが与えられる。この信号Ａ
Ｎは、好適にも、別のＭＯＳトランジスタＭ８と直列に
接続されているＭＯＳトランジスタＭ７のゲート端子Ｇ
７にも与えられる。
【００５３】これらのＭＯＳトランジスタＭ７およびＭ
８は符号６がつけられている切り離しエレメントに含ま
れている。さらに、それらのボディ端子Ｂ７、Ｂ８は相
互に接続されると同時に基準電圧（ＧＮＤ）にも接続さ
れており、トランジスタＭ７のソース端子Ｓ７はプログ
ラミング・ラインＶＰに接続されている。一方、トラン
ジスタＭ８はダイオードとして構成されており、そのゲ
ート端子Ｇ８およびソース端子Ｓ８は相互に接続される
と同時に、別の基準電圧ＶＤＤに接続されている。
８は符号６がつけられている切り離しエレメントに含ま
れている。さらに、それらのボディ端子Ｂ７、Ｂ８は相
互に接続されると同時に基準電圧（ＧＮＤ）にも接続さ
れており、トランジスタＭ７のソース端子Ｓ７はプログ
ラミング・ラインＶＰに接続されている。一方、トラン
ジスタＭ８はダイオードとして構成されており、そのゲ
ート端子Ｇ８およびソース端子Ｓ８は相互に接続される
と同時に、別の基準電圧ＶＤＤに接続されている。
【００５４】アンプ・ステージ４の出力端子Ｏ１は、ア
ンプの安定性を確保するための寄生キャパシタンスＣ１
経由でアース（ＧＮＤ）されている。さらに、出力端子
Ｏ１はソース追従トランジスタＭＯＵＴに接続されてい
る。信号ＡおよびＡＮは、図２において符号９により示
されている回路によって発生される。この回路９は、２
つの入力端子Ａ９とＢ９および一つの出力端子Ｏ９を有
するＮＯＲタイプの論理ゲートＰＬを含んでいる。上記
入力端子Ａ９およびＢ９には、外部信号ＶＯおよびＰＷ
が供給され、前者はインバータＩＮ１によって負論理の
状態にされる。
ンプの安定性を確保するための寄生キャパシタンスＣ１
経由でアース（ＧＮＤ）されている。さらに、出力端子
Ｏ１はソース追従トランジスタＭＯＵＴに接続されてい
る。信号ＡおよびＡＮは、図２において符号９により示
されている回路によって発生される。この回路９は、２
つの入力端子Ａ９とＢ９および一つの出力端子Ｏ９を有
するＮＯＲタイプの論理ゲートＰＬを含んでいる。上記
入力端子Ａ９およびＢ９には、外部信号ＶＯおよびＰＷ
が供給され、前者はインバータＩＮ１によって負論理の
状態にされる。
【００５５】出力端子Ｏ９は、そのゲート端子Ｇ９に外
部信号ＶＣＣＬＯＷが供給されるＭＯＳトランジスタＭ
９のソース端子Ｓ９に接続されている。この信号はその
回路に対する供給電圧の降下が危険なレベルに達してい
ることを示す。また、トランジスタＭ９のボディ端子Ｂ
９およびソース端子Ｓ９は基準電圧（ＧＮＤ）に接続さ
れている。
部信号ＶＣＣＬＯＷが供給されるＭＯＳトランジスタＭ
９のソース端子Ｓ９に接続されている。この信号はその
回路に対する供給電圧の降下が危険なレベルに達してい
ることを示す。また、トランジスタＭ９のボディ端子Ｂ
９およびソース端子Ｓ９は基準電圧（ＧＮＤ）に接続さ
れている。
【００５６】出力端子Ｏ９は、信号Ａおよび信号ＡＮを
供給し、後者はインバータＩＮ２によってＡから得られ
る。したがって、これらの信号は電圧レギュレータ１の
ＯＮ／ＯＦＦ切り換えを行うことができる。
供給し、後者はインバータＩＮ２によってＡから得られ
る。したがって、これらの信号は電圧レギュレータ１の
ＯＮ／ＯＦＦ切り換えを行うことができる。
【００５７】つぎに、本発明に係る電圧レギュレータの
動作について説明する。電流ミラー３は、そのプログラ
ミングが行われようとしているビット・ラインの直列抵
抗によって引き起こされる電圧降下の補正を行うことが
できるようにする。この補正は、抵抗性分割器２を介し
て基準電圧ＶＰＰから得られる望ましい基準電位に対し
て、プログラムされる一つ、または複数のセルによる電
流ドロー（ｃｕｒｒｅｎｔ ｄｒａｗ）にしたがって変
動する電圧を加えることによって行われる。
動作について説明する。電流ミラー３は、そのプログラ
ミングが行われようとしているビット・ラインの直列抵
抗によって引き起こされる電圧降下の補正を行うことが
できるようにする。この補正は、抵抗性分割器２を介し
て基準電圧ＶＰＰから得られる望ましい基準電位に対し
て、プログラムされる一つ、または複数のセルによる電
流ドロー（ｃｕｒｒｅｎｔ ｄｒａｗ）にしたがって変
動する電圧を加えることによって行われる。
【００５８】プログラミング電圧ＶＰからアース（ＧＮ
Ｄ）への抵抗性パス８を保持するために必要なトランジ
スタＭＧ２の設置は、望ましくない電圧オフセット成分
をもたらす。本実施例に係る回路構成は、反転電流から
バイアス電流の一部を差し引くトランジスタＭ２を取り
入れることによって、こうした問題点を解決している。
その差し引かれる部分は電流ミラー３内に設けられてい
るトランジスタのＷ／Ｌ比によって決定される。これに
よって、プログラミング・ライン上にどのようなオフセ
ット電圧が存在していても、それを入力端子に伝え、補
正することが可能になる。
Ｄ）への抵抗性パス８を保持するために必要なトランジ
スタＭＧ２の設置は、望ましくない電圧オフセット成分
をもたらす。本実施例に係る回路構成は、反転電流から
バイアス電流の一部を差し引くトランジスタＭ２を取り
入れることによって、こうした問題点を解決している。
その差し引かれる部分は電流ミラー３内に設けられてい
るトランジスタのＷ／Ｌ比によって決定される。これに
よって、プログラミング・ライン上にどのようなオフセ
ット電圧が存在していても、それを入力端子に伝え、補
正することが可能になる。
【００５９】さらに、プログラムされるセルの数が変化
する場合のレギュレーションの直線性（ｒｅｇｕｌａｔ
ｉｏｎ ｌｉｎｅａｒｉｔｙ）を改善するために、本実
施例の構成にあっては、ネットワーク５内において指定
された抵抗性エレメントと恒久的な抵抗性パス８が、ト
ランジスタＭ３を介しての並列に接続されている。
する場合のレギュレーションの直線性（ｒｅｇｕｌａｔ
ｉｏｎ ｌｉｎｅａｒｉｔｙ）を改善するために、本実
施例の構成にあっては、ネットワーク５内において指定
された抵抗性エレメントと恒久的な抵抗性パス８が、ト
ランジスタＭ３を介しての並列に接続されている。
【００６０】最後に、直列構成のトランジスタＭ７およ
びＭ８により構成された切り離しエレメント６は、レギ
ュレータがＯＦＦされると、プログラミング電圧ＶＰを
トランジスタの一つであるＭ８の閾値ＶＴの値を供給電
圧から差し引いた値に等しい値にバイアスさせ、それに
よって、ビット・ラインのメモリ・セルの読み取りが行
われている間、選択ｐ−チャンネルＭＯＳトランジスタ
を遮断状態に保持しておくことが可能になる。このよう
にして、ビット・ラインのキャパシタンスは、プログラ
ミング電圧ＶＰに接続されているので、読み取りステッ
プ中でも増大せず、読み取りステップの速度が遅くなる
ことはない。
びＭ８により構成された切り離しエレメント６は、レギ
ュレータがＯＦＦされると、プログラミング電圧ＶＰを
トランジスタの一つであるＭ８の閾値ＶＴの値を供給電
圧から差し引いた値に等しい値にバイアスさせ、それに
よって、ビット・ラインのメモリ・セルの読み取りが行
われている間、選択ｐ−チャンネルＭＯＳトランジスタ
を遮断状態に保持しておくことが可能になる。このよう
にして、ビット・ラインのキャパシタンスは、プログラ
ミング電圧ＶＰに接続されているので、読み取りステッ
プ中でも増大せず、読み取りステップの速度が遅くなる
ことはない。
【００６１】こうした技術革新を通じて、本発明による
電圧レギュレータ１は、先行技術に伴う問題点を克服
し、不揮発性メモリ・プログラミングの安定性および信
頼性と、読み取りモードにおけるメモリ・マトリックス
の動作速度の両方を向上させることができる。
電圧レギュレータ１は、先行技術に伴う問題点を克服
し、不揮発性メモリ・プログラミングの安定性および信
頼性と、読み取りモードにおけるメモリ・マトリックス
の動作速度の両方を向上させることができる。
【００６２】上記に、少なくとも本発明の一つの実施例
を説明したが、当業者にとっては、種々の変更、修正、
および改良が容易に行える。こうした変更、修正および
改良は本発明の精神および範囲内のものである。したが
って、上に述べた説明は、例示のためのものであって、
発明を限定するためのものではない。本発明は上記特許
請求の範囲に定義されているようにのみ限定されるもの
である。
を説明したが、当業者にとっては、種々の変更、修正、
および改良が容易に行える。こうした変更、修正および
改良は本発明の精神および範囲内のものである。したが
って、上に述べた説明は、例示のためのものであって、
発明を限定するためのものではない。本発明は上記特許
請求の範囲に定義されているようにのみ限定されるもの
である。
【００６３】
【発明の効果】以上説明した通り、この発明に係る電圧
レギュレータにあっては、不揮発性メモリ・プログラミ
ングの安定性および信頼性と、読み取りモードにおける
メモリ・マトリックスの動作速度の両方を向上させるこ
とができる効果がある。
レギュレータにあっては、不揮発性メモリ・プログラミ
ングの安定性および信頼性と、読み取りモードにおける
メモリ・マトリックスの動作速度の両方を向上させるこ
とができる効果がある。
【図１】本発明に係る電圧レギュレータの構成を示す回
路図である。
路図である。
【図２】図１に示した電圧レギュレータに現れる信号を
発生させる回路の構成を示す回路図である。
発生させる回路の構成を示す回路図である。
【図３】従来における電圧レギュレータの基礎となる原
理を示す説明図である。
理を示す説明図である。
１ 電圧レギュレータ ２ 抵抗性分割器 ３ 電流ミラー（電流反転器） ４ アンプ・ステージ ５ （補正抵抗性エレメントの）ネットワーク ６ 切り離しエレメント ７ 抵抗性パス ８ 抵抗性パス ９ （信号Ａ、ＡＮ）発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カルラ ゴッラ イタリア国，イ−20099 ミラノ，セス ト サン ジョバンニ，ビア ベッカリ ア，５ (72)発明者 シルビア パドアン イタリア国，イ−47037 フォルリ，リ ミーニ，ビア サン ベルナルド，35 (56)参考文献 特開 平５−28777（ＪＰ，Ａ) 特開 平２−9092（ＪＰ，Ａ) 特開 昭62−146497（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (15)
- 【請求項１】 複数の不揮発性メモリ・セルをプログラ
ミングするための電圧レギュレータにおいて、 入力端子および出力端子を有する電流ミラーと、 第１の基準電位に結合された第１の入力端子と、前記電
流ミラーの出力端子に結合された第２の入力端子と、お
よび、出力端子とを有する抵抗性分割器と、 前記抵抗性分割器の出力端子に結合された入力端子、電
流ミラーの入力端子に結合されたソース追従トランジス
タを有するアンプ・ステージと、 前記アンプ・ステージの出力端子により制御され、プロ
グラミング・ラインを介して複数の不揮発性メモリ・セ
ルに結合され、さらに、前記電流ミラーの入力端子にも
結合されているソース追従トランジスタと、 前記プログラミング・ラインと第２の基準電位に結合す
る第１のトランジスタと、 前記電流ミラーの出力端子および前記第２の基準電位に
結合されている抵抗性パスと、 から構成されていることを特徴とする電圧レギュレー
タ。 - 【請求項２】 前記抵抗性パスが、第２のトランジスタ
を含んでいることを特徴とする請求項１記載の電圧レギ
ュレータ。 - 【請求項３】 前記第２のトランジスタのドレイン端子
が、前記電流ミラーの出力端子に接続され、そのソース
端子が前記第２の基準電位に接続されていることを特徴
とする請求項２記載の電圧レギュレータ。 - 【請求項４】 複数の不揮発性メモリ・セルに記憶され
るビットのパターンにより、複数の不揮発性メモリ・セ
ルをプログラミングするための電圧レギュレータにおい
て、 入力端子および出力端子を有する電流ミラーと、 第１の基準電位に結合された第１の入力端子と、前記電
流ミラーの出力端子に結合された第２の入力端子と、お
よび、出力端子とを有する抵抗性分割器と、 前記抵抗性分割器の出力端子に結合された入力端子、電
流ミラーの入力端子に結合されたソース追従トランジス
タを有するアンプ・ステージと、 前記アンプ・ステージの出力端子により制御され、プロ
グラミング・ラインを介して複数の不揮発性メモリ・セ
ルに結合され、さらに、前記電流ミラーの入力端子にも
結合されているソース追従トランジスタと、 前記ビットのパターンにしたがって起動され、前記抵抗
性分割器と第２の基準電位との間に接続されている抵抗
性エレメントのネットワークと、 前記抵抗性エレメントのネットワークと並列に接続され
ている抵抗性パスと、 から構成されていることを特徴とする電圧レギュレー
タ。 - 【請求項５】 前記抵抗性パスが、ドレイン端子が前記
抵抗性分割器の第２の入力端子に接続され、そのソース
端子が前記第２の基準電圧に結合されているＭＯＳトラ
ンジスタを含んでいることを特徴とする請求項４記載の
電圧レギュレータ。 - 【請求項６】 前記抵抗性エレメントのネットワーク
が、複数のトランジスタにより構成され、前記抵抗性パ
スが、トランジスタにより構成されていることを特徴と
する請求項４記載の電圧レギュレータ。 - 【請求項７】 複数の不揮発性メモリ・セルをプログラ
ミングするための電圧レギュレータにおいて、 入力端子および出力端子を有する電流ミラーと、 第１の基準電位に結合された第１の入力端子と、前記電
流ミラーの出力端子に結合された第２の入力端子と、お
よび、出力端子とを有する抵抗性分割器と、 前記抵抗性分割器の出力端子に結合された入力端子、電
流ミラーの入力端子に結合されたソース追従トランジス
タを有するアンプ・ステージと、 前記アンプ・ステージの出力端子により制御され、プロ
グラミング・ラインを介して複数の不揮発性メモリ・セ
ルに結合され、さらに、前記電流ミラーの入力端子にも
結合されているソース追従トランジスタと、 第３の基準電位と前記プログラミング・ラインとの間に
接続され、前記複数の不揮発性メモリ・セルが読み取ら
れるときに、前記電圧レギュレータを前記プログラミン
グ・ラインから切り離す切り離しエレメントと、 から構成されていることを特徴とする電圧レギュレー
タ。 - 【請求項８】 前記切り離しエレメントが、前記第３の
基準電位とプログラミング・ラインとの間に直列に接続
された少なくとも２つのトランジスタによって構成され
ていることを特徴とする請求項７記載の電圧レギュレー
タ。 - 【請求項９】 前記切り離しエレメントの少なくとも２
つのトランジスタのそれぞれがボディ端子を有してお
り、前記少なくとも２つのトランジスタのボディ端子が
相互に接続されていると同時に、前記第３の基準電位に
接続されていることを特徴とする請求項８記載の電圧レ
ギュレータ。 - 【請求項１０】 前記切り離しエレメントの少なくとも
２つのトランジスタの一つがダイオードとして構成され
ていることを特徴とする請求項８記載の電圧レギュレー
タ。 - 【請求項１１】 前記複数の不揮発性メモリ・セルに記
憶されるビットのパターンにより複数の不揮発性メモリ
・セルをプログラミングするための電圧レギュレータに
おいて、さらに前記ビットのパターンによって起動さ
れ、前記抵抗性分割器と前記第２の基準電圧との間に接
続された抵抗性エレメントのネットワークと、 前記抵抗性エレメントのネットワークと並列に接続され
ている抵抗性パスと、から構成されていることを特徴と
する請求項１記載の電圧レギュレータ。 - 【請求項１２】 さらに、第３の基準電位と前記プログ
ラミング・ラインとの間に接続され、前記複数の不揮発
性メモリ・セルの読み取りが行われる際に、前記電圧レ
ギュレータを前記プログラミング・ラインから切り離す
切り離しエレメントを含んでいることを特徴とする請求
項１１記載の電圧レギュレータ。 - 【請求項１３】 第３の基準電位と前記プログラミング
・ラインとの間に接続され、前記複数の不揮発性メモリ
・セルの読み取りが行われる際に、前記電圧レギュレー
タを前記プログラミング・ラインから切り離す切り離し
エレメントを含んでいることを特徴とする請求項１記載
の電圧レギュレータ。 - 【請求項１４】 さらに、第３の基準電位と前記プログ
ラミング・ラインとの間に接続され、前記複数の不揮発
性メモリ・セルの読み取りが行われる際に、前記電圧レ
ギュレータを前記プログラミング・ラインから切り離す
切り離しエレメントを含んでいることを特徴とする請求
項４記載の電圧レギュレータ。 - 【請求項１５】 さらに、前記アンプ・ステージの前記
出力端子と前記第２の基準電位とに結合されており、前
記複数の不揮発性メモリ・セルの読み取りが行われる際
に、前記アンプの動作を不能にするディスエーブリング
・トランジスタ（ｄｉｓａｂｌｉｎｇ ｔｒａｎｓｉｓ
ｔｏｒ）を含んでいることを特徴とする請求項７記載の
電圧レギュレータ。
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