JP3979268B2

JP3979268B2 - 不揮発性半導体メモリの内部電源回路及び不揮発性半導体メモリ装置

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Publication number: JP3979268B2
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Description

【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書込み、消去が可能なメモリであるフラッシュメモリ（Flash Memory）やＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）などの不揮発性半導体メモリへのデータの書込みや消去の際に必要な高電圧を、外部から供給される低電圧をチップ内で昇圧して生成する内部電源回路、及びそれを採用した不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
例えば、電気的にデータの書込み、消去可能な不揮発性半導体メモリであるフラッシュメモリやＥＥＰＲＯＭなどでは、書込み、消去時に読出し時より高い電圧をメモリトランジスタに印加する必要があり、２種類の電圧を準備する必要がある。これらメモリを内蔵する半導体集積回路では、近年の半導体チップ単一電源化の趨勢に伴い、２種類の内の高電圧を外部から供給される低い電圧をチップ内で昇圧して生成する内部電源回路が用いられる。
【０００３】
図４は、このような従来の内部電源回路の基本的構成を示したものである。出力の高電圧Ｖppは、抵抗器Ｒ１、Ｒ２により分圧されて帰還電圧Ｖfを生成する。生成された帰還電圧Ｖfは、基準電圧生成回路１で生成された基準電圧ＶrefとコンパレータＣＰ１にて比較される。帰還電圧Ｖfが基準電圧Ｖrefより低い場合には、コンパレータＣＰ１の出力信号である昇圧活性化信号ＥＮＡが“ High"レベルとなって２入力ＡＮＤ回路Ｑ１の第１の入力端子に供給される。これによりクロックパルス生成回路２で生成されたクロックパルスＣＬＫがＡＮＤ回路Ｑ１を通過し、昇圧パルスＣＬＫ１として昇圧回路３に供給される。昇圧回路３は、例えばチャージポンプ式の回路で、昇圧パルスＣＬＫ１を受けて外部電源電圧Ｖddから電荷を取得して出力ノードＮppに接続された図示しない出力コンデンサに供給する。これにより出力電圧Ｖppの値が上昇する。出力電圧Ｖppが上昇し、帰還電圧Ｖfの値が基準電圧Ｖrefを上回ると、昇圧活性化信号ＥＮＡが“ Low "レベルに落ち、昇圧回路３への昇圧パルスＣＬＫ１の供給が止まり、昇圧動作が停止する。このような電圧フィードバック動作により、出力の高電圧Ｖppは、基準電圧Ｖrefの値と、分圧抵抗器Ｒ１、Ｒ２の値により決まる一定値に制御される。
【０００４】
こうして生成された高電圧Ｖppは、データの書込みあるいは消去時にメモリトランジスタの制御ゲートやソースあるいはドレインに印加される。それ故、この高電圧Ｖppのばらつき（変動）は、メモリトランジスタの特性や信頼性に大きく影響する。例えば、電圧が低くなると書込みや消去ができなくなり、逆に電圧が高過ぎると高電圧ストレスにより信頼性が著しく悪くなるという問題を生ずる。
【０００５】
これを防ぐため、従来の内部電源回路では、出力高電圧Ｖppを極力一定に保とうとして、基準電圧Ｖrefとして温度特性が殆どないような、即ち出力高電圧Ｖppの温度係数（Ｖ／℃）ができる限り小さくなるような設計をした基準電圧生成回路１が採用されてきた。
【０００６】
【発明が解決しようとする課題】
このように、高電圧Ｖppの値を一定に維持しようとする理由は、先に説明したように、高電圧Ｖppのばらつき（変動）が、メモリトランジスタの特性や信頼性に大きく影響するという点にある。しかしながら、実際にメモリトランジスタの制御ゲートやソースを駆動する駆動回路の出力段は、例えば図５に示すような回路構成となっており、高電圧Ｖppが直接、メモリトランジスタの制御ゲートやソースに印加される訳ではない。
【０００７】
図５は、不揮発性半導体メモリがフラッシュメモリである場合について、その１行分のメモリトランジスタ４と、その各制御ゲートに接続された行線（ワード線）ＷＬ１、各ソースに接続されたソース線ＳＬ１を駆動する駆動回路の出力段の基本構成を示したものである。データの書込み時には、ソース線Ｓ１にはトランジスタＱ６をＯＮして０Ｖ、各列線（ビット線）ＢＬ１、ＢＬ２、ＢＬ３には０Ｖ又は高電圧（例えば６Ｖ）、行線ＷＬ１にはトランジスタＱ２をＯＮして高電圧Ｖpp（例えば１２Ｖ）が印加される。これにより選択されたメモリトランジスタの浮遊ゲートに電子が注入されてデータの書き込みが行なわれる。他方、データ消去時には、トランジスタＱ４をＯＮして行線ＷＬ１に接続された各制御ゲートに０Ｖ、トランジスタＱ５をＯＮしてソース線Ｓ１に高電圧Ｖppが供給される。これにより各メモリトランジスタＭ１〜Ｍ３の浮遊ゲートに蓄積された電子が各ソースに引き抜かれてデータの消去が行なわれる。
【０００８】
以上の動作から明らかなように、メモリトランジスタＭ１〜Ｍ３の制御ゲートやソースに実際に加わる高電圧は、内部電源回路で生成された高電圧Ｖppそのものではない。高電圧Ｖppを供給する電源線と制御ゲート、ソースとの間には、高電圧Ｖppの印加をＯＮ／ＯＦＦ制御するスイッチングトランジスタＱ２、Ｑ５が存在し、これらトランジスタＱ２、Ｑ５を通して高電圧Ｖppが制御ゲートやソースに供給される。従って、トランジスタＱ２、Ｑ５がＯＮした時にメモリトランジスタＭ１〜Ｍ３の制御ゲートやソースに実際に印加される電圧は、高電圧ＶppよりスイッチングトランジスタＱ２、Ｑ５のしきい値電圧Ｖthだけ低い電圧（Ｖpp−Ｖth）である。
【０００９】
ところで、しきい値電圧Ｖthの値は温度により変化する。従って、従来の内部電源回路のように、高電圧Ｖppをその温度係数（Ｖ／℃）がゼロになるように制御した場合には、メモリトランジスタに実際に加わる電圧（Ｖpp−Ｖth）は、しきい値電圧Ｖthが温度変化により変動する分だけ変動する。その結果、前述したように書込み不良、消去不良、高電圧ストレスによる信頼性低下といった問題を生ずる。
【００１０】
本発明は、このような問題を解決するためになされたもので、その目的は、温度変化にかかわらず、メモリトランジスタに印加される実際の電圧が一定値に保たれるような高電圧を供給できる内部電源回路、及びそれを採用した不揮発性半導体メモリ装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するための請求項１に記載の発明は、不揮発性半導体メモリへのデータの書込みあるいは消去時に必要な高電圧を、外部電源電圧を昇圧して生成し、その高電圧がドレインとゲートに印加された状態でＯＮ状態となるＭＯＳスイッチングトランジスタを介して前記不揮発性半導体メモリへ供給する内部電源回路であって、該内部電源回路が生成する高電圧の温度係数（Ｖ／℃）の値が、前記不揮発性半導体メモリへの前記高電圧の印加をＯＮ／ＯＦＦ制御する前記ＭＯＳスイッチングトランジスタのしきい値電圧の温度係数（Ｖ／℃）に等しくなるようにしたことを特徴とするものである。
【００１２】
このようにすれば、データの書込み、消去時にメモリトランジスタに実際に印加される高電圧の値が、温度変化の影響を受けない一定値となる。従って、印加高電圧のばらつき（変動）に起因する書込み不良、消去不良、高電圧ストレスによる信頼性低下といった問題を防ぐことができる。
【００１３】
また、請求項２に記載の発明は、同じく不揮発性半導体メモリへのデータの書込みあるいは消去時に必要な高電圧を、外部電源電圧を昇圧して生成し、その高電圧がドレインとゲートに印加された状態でＯＮ状態となるＭＯＳスイッチングトランジスタを介して前記不揮発性半導体メモリへ供給する内部電源回路であって、該内部電源回路は、その出力高電圧を抵抗分割した帰還電圧を基準電圧生成回路で生成した基準電圧と比較し、その結果により外部電源電圧を昇圧して高電圧を生成する昇圧回路の動作をＯＮ／ＯＦＦ制御することにより出力高電圧の値を制御するように構成したものである。その上で、前記基準電圧生成回路で生成する基準電圧に一定の温度係数（Ｖ／℃）を持たせ、基準電圧がその温度係数（Ｖ／℃）を持つことにより、出力高電圧の温度係数（Ｖ／℃）の値が前記ＭＯＳスイッチングトランジスタのしきい値電圧の温度係数（Ｖ／℃）に等しくなるようにしたことを特徴とするものである。
【００１４】
このような構成とすることで、請求項１に記載の発明の効果と同様に、メモリトランジスタに実際に印加される高電圧の温度変化によるばらつき（変動）がなくなり、書込み不良、消去不良、高電圧ストレスによる信頼性低下といった問題を防ぐことができる。
【００１５】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記基準電圧生成回路を、演算増幅器と、該演算増幅器の出力端子と非反転入力端子との間に接続された第１の抵抗器と、前記演算増幅器の出力端子と反転入力端子との間に接続された第２の抵抗器と、アノードが前記非反転入力端子に接続されカソードが接地されたダイオードと、該ダイオードと同一仕様のダイオードであってカソードが接地されアノードが共通に接続された複数のダイオードと、該複数のダイオードのアノードと前記反転入力端子との間に接続された第３の抵抗器とにより構成したバンドギャップ基準電圧回路としたものである。その上で、該基準電圧生成回路の出力基準電圧の温度係数（Ｖ／℃）が、前記しきい値電圧の温度係数（Ｖ／℃）に前記抵抗分割による分圧比を掛けた値に等しくなるように、前記第１、第２、第３の抵抗器の値及び前記複数のダイオードの個数を調整したことを特徴とするものである。
【００１６】
このような構成としたことにより、請求項１に記載の発明の効果と同様に、メモリトランジスタに実際に印加される高電圧の温度変化によるばらつき（変動）がなくなり、書込み不良、消去不良、高電圧ストレスによる信頼性低下といった問題を防ぐことができる。
【００１７】
また、請求項４に記載の発明は、請求項１ないし３の何れかに記載の内部電源回路にて生成した高電圧を、その高電圧がドレインとゲートに印加された状態でＯＮ状態となるＭＯＳスイッチングトランジスタを介し、選択されたメモリトランジスタに対して動作モードに従い、その制御ゲート、ドレイン、ソースに供給するように構成したことを特徴とする不揮発性半導体メモリ装置である。
【００１８】
このように構成した不揮発性半導体メモリ装置は、メモリトランジスタに実際に印加される高電圧の温度変化によるばらつき（変動）がなくなり、書込み不良、消去不良、高電圧ストレスによる信頼性低下といった問題を防ぐことができる。
【００１９】
【発明の実施の形態】
以下、本発明の一実施の形態にかかる内部電源回路について図１〜図３を参照して説明する。なお、図中、図１と同一又は相当部分には同一符号が付してある。
図１は本実施形態の内部電源回路の電気的構成図である。全体の構成と動作は次の通りである。本内部電源回路の出力端子である出力ノードＮppと接地ノードＶssとの間には、分圧用の抵抗器Ｒ１とＲ２が直列に接続されている。出力ノードＮppに現れる出力の高電圧Ｖppは、抵抗器Ｒ１とＲ２により分圧され帰還電圧Ｖfが生成される。生成された帰還電圧Ｖfは、コンパレータＣＰ１の反転入力端子に入力され、基準電圧生成回路１で生成されコンパレータＣＰ１の非反転入力端子に入力された基準電圧Ｖrefと比較される。コンパレータＣＰ１の出力信号は、昇圧活性化信号ＥＮＡとして２入力ＡＮＤ回路Ｑ１の第１の入力端子に入力される。ＡＮＤ回路Ｑ１の第２の入力端子には、クロックパルス生成回路２で生成された高速のクロックパルスＣＬＫが入力される。
【００２０】
帰還電圧Ｖfが基準電圧Ｖrefより低い場合には、昇圧活性化信号ＥＮＡが“ High"レベルとなる。この場合、クロックパルスＣＬＫはＡＮＤ回路Ｑ１を通過し、昇圧パルスＣＬＫ１として昇圧回路３に供給される。昇圧回路３は、例えばチャージポンプ式の回路で構成され、昇圧パルスＣＬＫ１を受けて外部電源電圧Ｖddから電荷を取得し、出力ノードＮppに接続された図示しない出力コンデンサに供給する。これにより、出力の高電圧Ｖppが上昇する。高電圧Ｖppの値が上昇して帰還電圧Ｖfの値が基準電圧Ｖrefを上回ると、昇圧活性化信号ＥＮＡが“ Low "レベルに落ち、昇圧回路３への昇圧パルスＣＬＫ１の供給が止まり昇圧回路３の昇圧動作が停止する。このような電圧フィードバック動作により、出力の高電圧Ｖppは、基準電圧Ｖrefの値と、分圧抵抗器Ｒ１、Ｒ２の値より次式で計算される一定値に制御される。
Ｖpp＝Ｖref・（Ｒ１＋Ｒ２）／Ｒ２（１）式
【００２１】
図１に示した本実施形態の内部電源回路の特徴は、基準電圧生成回路１の回路構成にある。この基準電圧生成回路１は、バンドギャップ基準電圧回路と呼ばれるものであり、演算増幅器ＯＰ１、第１の抵抗器Ｒ３、第２の抵抗器Ｒ４、第３の抵抗器Ｒ５、ダイオードＤ１、複数のダイオードＤ２１〜Ｄ２ｎとから構成される。演算増幅器ＯＰ１の出力端子と非反転入力端子との間には第１の抵抗器Ｒ３が、出力端子と反転入力端子との間には第２の抵抗器Ｒ４が接続される。非反転入力端子と接地ノードＶssとの間には、アノードを非反転入力端子側にしてダイオードＤ１が接続される。ダイオードＤ１と同一仕様のダイオードを複数個（ｎ個）並列接続したダイオード群Ｄ２１〜Ｄ２ｎが、カソードを接地ノードＶss側にして接地され、そのアノード端子群と演算増幅器ＯＰ１の反転入力端子間には第３の抵抗器Ｒ５が接続されている。
【００２２】
ここで第１の抵抗器Ｒ３、第２の抵抗器Ｒ４を通って接地ノードＶssに向かって流れる電流をそれぞれＩ１、Ｉ２とするとそれらの値は次式で近似される。
Ｉ１＝ＩＳ１・ｅｘｐ（ｑ・ＶＦ１／ｋＴ）（２）式
Ｉ２＝ＩＳ２・ｅｘｐ（ｑ・ＶＦ２／ｋＴ）（３）式
ここにＩＳ１はダイオードＤ１の逆方向飽和電流、ＩＳ２はダイオードＤ２１〜Ｄ２ｎの逆方向飽和電流の和、ＶＦ１はダイオードＤ１の順方向電圧、ＶＦ２はダイオードＤ２１〜Ｄ２ｎの順方向電圧、ｑは電子の電荷、ｋはボルツマン定数、Ｔは絶対温度である。
【００２３】
ダイオードＤ１、Ｄ２１〜Ｄ２ｎは同一仕様のダイオードであるので、ＩＳ１とＩＳ２との間には次の関係がある。
ＩＳ２＝ｎ・ＩＳ１（４）式
これら（２）〜（４）式を使って基準電圧生成回路１の出力基準電圧Ｖrefを計算すると次のようになる。
Ｖref＝ＶＦ１＋（Ｒ４／Ｒ５）・（ｋＴ／ｑ）・Ｌｎ（ｎ・Ｒ４／Ｒ３）（５）式
この場合における内部電源回路の出力高電圧Ｖppの値は、（５）式で求めた基準電圧Ｖrefの値を（１）式に代入した値となる。
【００２４】
「発明が解決しようとする課題」の項で説明したように、メモリトランジスタの制御ゲートやソースに実際に印加される高電圧は、高電圧Ｖppの値から、この高電圧の印加をＯＮ／ＯＦＦ制御するＭＯＳスイッチングトランジスタのしきい値電圧Ｖthを差し引いた電圧（Ｖpp−Ｖth）である。この値が温度変化により変動するのを防ぐには、（Ｖpp−Ｖth）の値の温度係数（Ｖ／℃）がゼロ、即ち、高電圧Ｖppの温度係数（Ｖ／℃）がしきい値電圧Ｖthの温度係数（Ｖ／℃）に等しくなるように、基準電圧生成回路１の回路定数を決めてやればよい。
【００２５】
（１）、（５）式より高電圧Ｖppの温度係数（Ｖ／℃）は、次式のようになる。
【式１】

【００２６】
ここで、電圧（Ｖpp−Ｖth）の温度係数（Ｖ／℃）がゼロとなるような、基準電圧生成回路１の回路定数の数値例を示す。ＭＯＳスイッチングトランジスタのしきい値電圧Ｖthの温度係数は −２mＶ／℃ とする。シリコンダイオードＤ１の順方向電圧ＶＦ１の温度係数は一般的に −２mＶ／℃ である。基準電圧生成回路１の回路定数及び抵抗器Ｒ１、Ｒ２による分圧比を次のように仮定してみる。
Ｒ３＝１３ｋΩ 、Ｒ４＝１００ｋΩ 、Ｒ５＝２０ｋΩ 、ｎ＝１０
分圧比＝Ｒ２／（Ｒ１＋Ｒ２）＝１／１５
これらの数値を（６）式に代入して高電圧Ｖppの温度係数を計算すると、その値は −１．９３mＶ／℃ となり、しきい値電圧Ｖthの温度係数 −２mＶ／℃ と殆ど一致し、電圧（Ｖpp−Ｖth）の温度係数を殆どゼロとすることができる。
【００２７】
なお、前記説明及び数値例の計算では、高電圧Ｖppの温度係数（Ｖ／℃）がスイッチングトランジスタのしきい値電圧Ｖthの温度係数（Ｖ／℃）と等しくなるように、基準電圧Ｖrefの温度係数（Ｖ／℃）を決めた。即ち、基準電圧Ｖrefの温度係数（Ｖ／℃）がそのような結果をもたらすように基準電圧生成回路１の回路定数を定めた。このことは、見方を変えれば、基準電圧Ｖrefの温度係数（Ｖ／℃）が、しきい値電圧Ｖthの温度係数（Ｖ／℃）に前記分圧比を掛けた値に等しくなるように基準電圧生成回路１の回路定数を選定したと言い換えることができる。請求項３にはそのような表現が用いてある。
【００２８】
次に、前記図１の内部電源回路の説明の中で詳細を省略したクロックパルス生成回路２及び昇圧回路３の回路例について説明する。
図２は、図１中のクロックパルス生成回路２として適用できる回路の一例である。このクロックパルス生成回路２は、リングオシレータ式のパルス生成回路である。この回路は２入力ＡＮＤ回路Ｑ２１と、その出力に接続された偶数個のインバータ２２により構成される。最後尾のインバータの出力信号は、ＡＮＤ回路Ｑ２１の第１の入力端子に入力される。ＡＮＤ回路Ｑ２１の第２の入力端子には、発振開始信号ＳＴＡが入力される。発振開始信号ＳＴＡを“ High "レベルにすると、出力には偶数個のインバータ２２とＡＮＤ回路Ｑ２１の信号遅延時間で決まる極めて短い周期のクロックパルスＣＬＫが現れる。発生したクロックパルスＣＬＫは、図１中のＡＮＤ回路Ｑ１を介して次段の昇圧回路３に送られる。
【００２９】
また、図３は、図１中の昇圧回路３として適用できる回路の一例である。この昇圧回路３は、チャージポンプ型の昇圧回路であり、外部電源電圧Ｖddを昇圧して出力ノードＮppに出力する。昇圧回路３は、ダイオードＤ３１〜Ｄ３５、コンデンサＣ３１〜Ｃ３５、インバータＩＮ３１、ＩＮ３２とで構成される。ダイオードＤ３１のアノードには外部電源電圧Ｖddが供給される。ダイオードＤ３１ないしＤ３４のカソードは、それぞれダイオードＤ３２ないしＤ３５のアノードに接続される。ダイオードＤ３２ないしＤ３５のアノードは、それぞれコンデンサＣ３１ないしＣ３４の第１の端子にも接続される。コンデンサＣ３１、Ｃ３３の他の端子は、インバータＩＮ３１の出力端子に接続される。インバータＩＮ３１の入力端子は、この昇圧回路３の入力端子であり、昇圧パルスＣＬＫ１が入力される。コンデンサＣ３２、Ｃ３４の他の端子は、インバータＩＮ３１の出力信号を反転するインバータＩＮ３２の出力端子に接続される。ダイオードＤ３５のカソードは出力ノードＮppに接続され、出力ノードＮppと接地ノードＶssとの間には平滑コンデンサＣ３５が接続されている。
【００３０】
昇圧回路３では、外部電源電圧ＶddからダイオードＤ３１を通して供給された電荷が、昇圧パルスＣＬＫ１に同期してコンデンサＣ３１、Ｃ３２、Ｃ３３と順次、後段側に移送される。この電荷の移送に伴い各コンデンサの充電電圧は、後段コンデンサにいく程高くなっていき、出力ノードＮppに外部電源電圧Ｖddより高い昇圧された高電圧Ｖppが生成される。
【００３１】
以上のように構成された内部電源回路で生成された高電圧Ｖppは、例えば図５に示したような不揮発性半導体メモリ回路に供給され、全体としての不揮発性半導体メモリ装置が構成される。高電圧Ｖppは、ＭＯＳスイッチングトランジスタＱ２、Ｑ５を介し、選択されたメモリトランジスタに対して動作モードに従い、その制御ゲート、ソースに供給される。
【００３２】
図５は、メモリトランジスタがフラッシュメモリの場合の回路例であり、メモリトランジスタがＥＥＰＲＯＭの場合には、その書込み、消去方法の違いから高電圧Ｖppがドレインに印加される場合もある。また、行線、ソース線、ドレイン線（ビット線）への高電圧印加をＯＮ／ＯＦＦ制御する駆動回路の出力段回路構成には種々の構成がある。通常、高電圧Ｖppは、１個のＭＯＳスイッチングトランジスタを介して印加されるため、高電圧Ｖppの温度係数（Ｖ／℃）は、その１個のトランジスタのしきい値電圧Ｖthの温度係数（Ｖ／℃）に等しくなるように基準電圧生成回路１の回路定数を決めればよい。しかし、種々の回路の中には、高電圧Ｖppを供給する電源線（出力ノードＮpp）とメモリトランジスタの制御ゲート等との間に、２個以上のＭＯＳスイッチングトランジスタが介在することもある。そのような場合で、且つそれらのＭＯＳスイッチングトランジスタでしきい値電圧分の電圧低下が発生し得る場合には、それらの各しきい値電圧Ｖthを合計した値の温度係数（Ｖ／℃）に、高電圧Ｖppの温度係数（Ｖ／℃）が等しくなるように、基準電圧生成回路１の回路定数を決めてやる必要がある。
【００３３】
以上説明したように、本発明の一実施形態にかかる前記回路構成を用い、バンドギャップ型基準電圧生成回路１の回路定数を、例えば前記数値例に示したような数値に設定する。そうすることで内部電源回路の出力高電圧Ｖppの温度係数（Ｖ／℃）を、メモリトランジスタへの高電圧Ｖppの印加を制御する出力段ＭＯＳスイッチングトランジスタのしきい値電圧の温度係数（Ｖ／℃）に等しくすることができる。その結果、データの書込み、消去時にメモリトランジスタに実際に印加される電圧（Ｖpp−Ｖth）の値が、温度変化の影響を受けない一定値となる。即ち、印加高電圧の温度によるばらつき（変動）が無くなり、ばらつき（変動）に起因する書込み不良、消去不良、高電圧ストレスによる信頼性低下といった問題が解消する効果が得られる。
【００３４】
また、以上の説明ででてきたＭＯＳスイッチングトランジスタのソースには、高電圧が印加されるので、そのしきい値電圧Ｖthは、基板バイアス効果を含めたしきい値電圧を意味することになる。基板バイアス効果とは、例えばＮチャネルＭＯＳトランジスタの場合、ソース電位よりも基板電位が低い場合（言い換えれば、基板電位よりもソース電位が高い場合）、そのバイアス電位の絶対値が増大するに従って、トランジスタのしきい値電圧が増大する効果である。しかしながら、基板バイアス効果を考慮しないしきい値電圧で本発明を実施しても、その効果は十分見込まれる。
【図面の簡単な説明】
【図１】本発明の一実施形態の内部電源回路の電気的構成図である。
【図２】クロックパルス生成回路の一例である。
【図３】昇圧回路の一例である。
【図４】従来技術を示す図１相当図である。
【図５】不揮発性半導体メモリ回路の構成例である。
【符号の説明】
図面中、１は基準電圧生成回路（バンドギャップ基準電圧回路）、２はクロックパルス生成回路、３は昇圧回路、４はメモリトランジスタ（１行分）、ＣＰ１はコンパレータ、Ｄ１、Ｄ２１〜Ｄ２ｎはダイオード、Ｍ１〜Ｍ３はメモリトランジスタ、ＯＰ１は演算増幅器、Ｑ２〜Ｑ６はＭＯＳスイッチングトランジスタ、Ｒ１、Ｒ２は分圧抵抗器、Ｒ３は第１の抵抗器、Ｒ４は第２の抵抗器、Ｒ５は第３の抵抗器、Ｖddは外部電源電圧、Ｖfは帰還電圧、Ｖppは高電圧、Ｖrefは基準電圧を示す。

Claims

不揮発性半導体メモリへのデータの書込みあるいは消去時に必要な高電圧を、外部電源電圧を昇圧して生成し、その高電圧がドレインとゲートに印加された状態でＯＮ状態となるＭＯＳスイッチングトランジスタを介して前記不揮発性半導体メモリへ供給する内部電源回路であって、該内部電源回路が生成する高電圧の温度係数（Ｖ／℃）の値が、前記不揮発性半導体メモリへの前記高電圧の印加をＯＮ／ＯＦＦ制御する前記ＭＯＳスイッチングトランジスタのしきい値電圧の温度係数（Ｖ／℃）に等しくなるようにしたことを特徴とする内部電源回路。
不揮発性半導体メモリへのデータの書込みあるいは消去時に必要な高電圧を、外部電源電圧を昇圧して生成し、その高電圧がドレインとゲートに印加された状態でＯＮ状態となるＭＯＳスイッチングトランジスタを介して前記不揮発性半導体メモリへ供給する内部電源回路であって、該内部電源回路は、その出力高電圧を抵抗分割した帰還電圧を基準電圧生成回路で生成した基準電圧と比較し、その結果により外部電源電圧を昇圧して高電圧を生成する昇圧回路の動作をＯＮ／ＯＦＦ制御することにより出力高電圧の値を制御するように構成されたものであり、前記基準電圧生成回路で生成する基準電圧に温度係数（Ｖ／℃）を持たせることにより、前記出力高電圧の温度係数（Ｖ／℃）の値が前記ＭＯＳスイッチングトランジスタのしきい値電圧の温度係数（Ｖ／℃）に等しくなるようにしたことを特徴とする内部電源回路。
前記基準電圧生成回路は、演算増幅器と、該演算増幅器の出力端子と非反転入力端子との間に接続された第１の抵抗器と、前記演算増幅器の出力端子と反転入力端子との間に接続された第２の抵抗器と、アノードが前記非反転入力端子に接続されカソードが接地されたダイオードと、該ダイオードと同一仕様のダイオードであってカソードが接地されアノードが共通に接続された複数のダイオードと、該複数のダイオードのアノードと前記反転入力端子との間に接続された第３の抵抗器とにより構成されたバンドギャップ基準電圧回路からなり、前記基準電圧生成回路の出力基準電圧の温度係数（Ｖ／℃）が、前記しきい値電圧の温度係数（Ｖ／℃）に前記抵抗分割による分圧比を掛けた値に等しくなるように、前記第１、第２、第３の抵抗器の値及び前記複数のダイオードの個数が調整されたものであることを特徴とする請求項２に記載の内部電源回路。
請求項１ないし３の何れかに記載の内部電源回路にて生成した高電圧を、その高電圧がドレインとゲートに印加された状態でＯＮ状態となるＭＯＳスイッチングトランジスタを介し、選択されたメモリトランジスタに対して動作モードに従い、その制御ゲート、ドレイン、ソースに供給するように構成されたことを特徴とする不揮発性半導体メモリ装置。