JP2012244660A - 昇圧回路を備えた半導体装置 - Google Patents

Abstract

【課題】回路面積を縮小でき、昇圧効率の高い昇圧回路を備える半導体装置を提供する。
【解決手段】出力電圧を監視するモニタ電圧MON1に基づいて、出力電圧を所定電圧に制御する制御回路と、出力電圧を通常動作時に第１電圧に設定し、評価時に第１電圧より高い第２電圧に設定するトランジスタＴＲ４，ＴＲ５と、出力電圧の振幅をクロック信号の振幅としてクロック信号を発生するクロックドライバ１１と、コンデンサ及びダイオードを含む単位回路２１が直列に複数段接続され、コンデンサに入力されるクロック信号により電源電圧ＶCCを昇圧するチャージポンプ１２とを備える。
【選択図】図１

Description

本発明の実施形態は、昇圧回路を備えた半導体装置に関するものである。

例えば、不揮発性半導体記憶装置では、メモリセルへのデータの書き込み、消去、及びメモリセルからのデータの読み出しといった各動作に対して、電源電圧ＶCCよりも高い電圧が必要であるため、電源電圧ＶCCを昇圧し高電圧を生成する昇圧回路を必要とする。

例えば、ＮＡＮＤ型フラッシュメモリの場合、メモリセルの書き込み時に選択セルには２０Ｖ程度、非選択セルには１０Ｖ程度(ＶPASS)の電圧が必要となる。また、メモリセルの消去のためにウェルに対し、２０Ｖ程度の電圧が必要となる。さらに、メモリセルの読み出しのために５Ｖ程度の電圧が必要となり、これらの電圧は全て昇圧回路により生成されている。

昇圧回路には、一般にチャージポンプ回路と呼ばれる方式が広く用いられている。チャージポンプ回路の一例では、コンデンサ及びダイオード接続されたＭＯＳトランジスタを含む基本単位回路を直列多段に接続し、そのコンデンサの一方の電極にパルス状のバイアス電圧（クロック）を印加することにより、電荷をクロック毎に次ステップへ転送し出力の容量性負荷の電位を上昇させている。チャージポンプ回路にはこの他にも様々な構成のものが提案されている。

しかしながら、チャージポンプ型昇圧回路では、高い昇圧電圧を必要とする場合、コンデンサとダイオードから成る基本単位回路の段数が増加することに加え、ダイオード接続されたＭＯＳトランジスタのソース電位が上昇することによる基板バイアス効果の影響により、回路面積の増大と昇圧効率の低下（消費電力の上昇）という問題があった。

また、ＮＡＮＤ型フラッシュメモリでは、メモリセルの閾値分布、ＶPASSウィンドウ、及びセル電流を評価するために、製品仕様以上の昇圧能力が求められており、製品仕様に対して昇圧回路の能力及び回路面積が過剰なものとなっており、延いてはチップ面積の増大、コスト増に繋がっていた。なお、製品仕様とは最終製品が到達すべき要求を指し、昇圧回路においてはその出力を所望の電圧へ規定の時間内に昇圧できることが要求される。

特開２０００−４０３８５号公報

回路面積を縮小でき、昇圧効率の高い昇圧回路を備える半導体装置を提供する。

一実施態様の半導体装置は、出力電圧を監視するモニタ電圧に基づいて、前記出力電圧を所定電圧に制御する制御回路と、前記出力電圧を通常動作時に第１電圧に設定し、評価時に前記第１電圧より高い第２電圧に設定するスイッチ回路と、前記出力電圧の振幅をクロック信号の振幅として前記クロック信号を発生するクロックドライバと、コンデンサ及びダイオードを含む単位回路が直列に複数段接続され、前記コンデンサに入力される前記クロック信号により入力電圧を昇圧するチャージポンプとを具備することを特徴とする。

実施形態のＮＡＮＤ型フラッシュメモリの設計から製造までの流れを示すフロー図である。 実施形態のクロック信号生成回路の構成を示す回路図である。 実施形態の電圧生成回路の構成を示す回路図である。 図３中のチャージポンプの構成を示す回路図である。 実施形態の昇圧回路におけるチャージポンプの段数と昇圧電圧との関係を示す図である。

以下、図面を参照して実施形態の半導体装置について説明する。ここでは、半導体装置として、ＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［１］設計から製造への流れ
図１は、実施形態のＮＡＮＤ型フラッシュメモリの設計から製造までの流れを示すフロー図である。

ＮＡＮＤ型フラッシュメモリにおいては、以下のような流れにより、設計から製造までの作業が実行される。

まず、ＮＡＮＤ型フラッシュメモリを構成するメモリセルアレイ及び周辺回路の回路設計を行う（ステップＳ１）。次に、ＮＡＮＤ型フラッシュメモリ（装置）の試作を行う（ステップＳ２）。半導体基板上にメモリセルアレイ及び周辺回路を形成する。メモリセルアレイは、データを記憶する不揮発性メモリセルを複数含む。周辺回路は、メモリセルに対して書き込み、読み出し、及び消去を行うための回路を含む。例えば、周辺回路は、これらの動作に必要な電圧を生成する昇圧回路（内部電源回路）を有する。昇圧回路は、外部から供給される電源電圧を昇圧して昇圧電圧を生成する。

次に、試作されたＮＡＮＤ型フラッシュメモリに対して、昇圧回路により昇圧した電圧を用いて各種の評価を行い、ＮＡＮＤ型フラッシュメモリにおける設計パラメータを決定する（ステップＳ３）。その後、決定された設計パラメータを持つＮＡＮＤ型フラッシュメモリの製造を行う（ステップＳ４）。

このような設計から製造までの流れの中で、ステップＳ３でのＮＡＮＤ型フラッシュメモリの評価時には、例えば以下のような動作が行われる。

ＮＡＮＤ型フラッシュメモリの周辺回路に設けられた昇圧回路により、電源電圧を昇圧して昇圧電圧、例えば電圧ＶPASSを生成する。そして、電圧ＶPASSを用いて書き込み動作のテストが実施される。なおここでは、以降に、昇圧電圧として電圧ＶPASSを生成する構成を説明するが、これに限るわけではなく、その他の周辺回路内で昇圧される電圧、例えば書き込み電圧ＶPGMや読み出し電圧ＶREADに対しても適宜変更を加えることで同様に適用できる。

［２］昇圧回路の構成
周辺回路内の昇圧回路は、クロック信号生成回路と、チャージポンプを含む電圧生成回路とを備える。クロック信号生成回路は、チャージポンプを駆動するためのクロック信号を生成する。電圧生成回路は、電源電圧とチャージポンプ駆動用のクロック信号により、電源電圧を昇圧する。以下に、クロック信号生成回路と電圧生成回路について説明する。

図２は、クロック信号生成回路の構成を示す回路図である。

図示するように、クロック信号生成回路は、差動増幅器ＯＰ１、ｐチャネルＭＯＳトランジスタＴＲ１，ｎチャネルＭＯＳトランジスタＴＲ２、デプレッション型のｎチャネルＭＯＳトランジスタＴＲ３、ｎチャネルＭＯＳトランジスタＴＲ４，ＴＲ５、デプレッション型のｎチャネルＭＯＳトランジスタＴＲ６、抵抗Ｒ１，Ｒ２，Ｒ３、及びクロックドライバ１１を有している。クロックドライバ１１は、インバータＩＶ１，ＩＶ２を含む複数のインバータを有している。

差動増幅器ＯＰ１の出力端は、トランジスタＴＲ１のゲートに接続されている。トランジスタＴＲ１の電流通路の一端には電源電圧ＶCCが供給され、その電流通路の他端はトランジスタＴＲ２の電流通路を介して基準電位（例えば、接地電位）に接続されている。トランジスタＴＲ２のゲートには、イネーブル信号ＥＮが入力されている。トランジスタＴＲ１の電流通路の他端は、またトランジスタＴＲ３，ＴＲ６のゲートにそれぞれ接続されている。

トランジスタＴＲ３の電流通路の一端には電源電圧ＶCCが供給され、その電流通路の他端は抵抗Ｒ１，Ｒ２、及びトランジスタＴＲ５の電流通路を介して接地電位に接続されている。抵抗Ｒ１と抵抗Ｒ２間のノードは、差動増幅器ＯＰ１の正(＋)入力端に接続される。差動増幅器ＯＰ１の負(−)入力端には、参照電圧ＶREF1が入力されている。トランジスタＴＲ５の電流通路と抵抗Ｒ２と間のノードは、抵抗Ｒ３及びトランジスタＴＲ４の電流通路を介して接地電位に接続されている。トランジスタＴＲ４のゲートには、イネーブル信号ＥＮが入力されている。

トランジスタＴＲ６の電流通路の一端には電源電圧ＶCCが供給され、その電流通路の他端はクロックドライバ１１内のインバータＩＶ１，ＩＶ２の第１電源端にそれぞれ接続されている。クロックドライバ１１内のインバータＩＶ１，ＩＶ２の第２電源端は、接地電位にそれぞれ接続されている。

図３は、電圧生成回路の構成を示す回路図である。

図示するように、電圧生成回路は、チャージポンプ１２、差動増幅器ＯＰ２、抵抗Ｒ４，Ｒ５，Ｒ６、及びコンデンサＣ１を有している。なお、抵抗Ｒ６とコンデンサＣ１はそれぞれＤＣ負荷とＡＣ負荷を示す。

チャージポンプ１２には、電源電圧ＶCC、クロック信号ＣＬＫ，/ＣＬＫ、及びイネーブル信号ＥＮが入力される。クロック信号/ＣＬＫは、クロック信号ＣＬＫの反転信号であることを示す。チャージポンプ１２の出力端は、抵抗Ｒ４，Ｒ５を介して接地電位に接続されている。

抵抗Ｒ４と抵抗Ｒ５間のノードは、差動増幅器ＯＰ２の負(−)入力端に接続されている。差動増幅器ＯＰ２の正(＋)入力端には、参照電圧ＶREF2が入力されている。差動増幅器ＯＰ２の出力端は、チャージポンプ１２に接続されている。そして、チャージポンプ１２の出力端からは電圧ＶPASSが出力される。

図４は、図３中のチャージポンプ１２の構成を示す回路図である。

図示するように、チャージポンプ１２は、イントリンシック型（Ｉ型）のｎチャネルＭＯＳトランジスタＴＲ１１，ＴＲ１２，ＴＲ１３、コンデンサＣ１１，Ｃ１２，Ｃ１３、及びインバータＩＶ３，ＩＶ４を有している。トランジスタＴＲ１１，ＴＲ１２，ＴＲ１３は、ゲート絶縁膜の膜厚が厚い高耐圧型トランジスタである。

トランジスタＴＲ１１，ＴＲ１２，ＴＲ１３は、それぞれゲートと電流通路の一端とが接続されたダイオード接続になっている。トランジスタＴＲ１１のゲートと電流通路の一端には電源電圧ＶCCが供給される。トランジスタＴＲ１１の電流通路の他端は、トランジスタＴＲ１２のゲートと電流通路の一端に接続される。さらに、トランジスタＴＲ１２の電流通路の他端は、トランジスタＴＲ１３のゲートと電流通路の一端に接続されている。

インバータＩＶ３の入力端にはクロック信号/ＣＬＫが入力され、インバータＩＶ４の入力端にはクロック信号ＣＬＫが入力されている。インバータＩＶ３の出力端は、コンデンサＣ１１を介してトランジスタＴＲ１１の電流通路とトランジスタＴＲ１２の電流通路との間に接続されている。インバータＩＶ４の出力端は、コンデンサＣ１２を介してトランジスタＴＲ１２の電流通路とトランジスタＴＲ１３の電流通路との間に接続されている。さらに、インバータＩＶ３の出力端は、コンデンサＣ１３を介してトランジスタＴＲ１３の電流通路の他端に接続されている。そして、トランジスタＴＲ１３の電流通路の他端からは電圧ＶPASSが出力される。

チャージポンプ１２では、コンデンサ及びダイオード接続されたＭＯＳトランジスタ、すなわちコンデンサ及びダイオードを含む基本単位回路２１を直列に多段に接続し、そのコンデンサの一方の電極にパルス状のクロック信号（バイアス電圧）/ＣＬＫ，ＣＬＫを入力する。これにより、基本単位回路２１内のコンデンサに蓄積された電荷をクロック毎に次のステップ（基本単位回路２１）へ転送し、出力の容量性負荷の電位を上昇させる。

［３］昇圧回路の動作
次に、実施形態の昇圧回路の動作について説明する。

図２に示したクロック信号生成回路において、通常動作時にはイネーブル信号ＥＮとして“Ｈ”が入力され、トランジスタＴＲ４がオンする。すると、抵抗Ｒ１，Ｒ２，Ｒ３にて抵抗分割されたモニタ電圧MON1が差動増幅器ＯＰ１の正入力端に入力される。

差動増幅器ＯＰ１は、モニタ電圧MON1と参照電圧ＶREF1とを比較し、比較結果に応じた信号POUTを出力端からトランジスタＴＲ１のゲートに出力する。これにより、電圧PMPDRREFがトランジスタＴＲ６のゲートに入力され、電圧PMPDRREFに応じて第１所定電圧に制御された電圧ＶCLKSUPがクロックドライバ１１に供給される。

一方、評価時には、イネーブル信号ＥＮが“Ｌ”となり、テスト信号ＴＥＳＴが“Ｈ”となる。これにより、トランジスタＴＲ４がオフし、トランジスタＴＲ５がオンする。すると、抵抗Ｒ１，Ｒ２にて抵抗分割されたモニタ電圧MON1が差動増幅器ＯＰ１の正入力端に入力される。

差動増幅器ＯＰ１は、モニタ電圧MON1と参照電圧ＶREF1とを比較し、比較結果に応じた信号POUTを出力端からトランジスタＴＲ１のゲートに出力する。これにより、電圧PMPDRREFがトランジスタＴＲ６のゲートに入力され、電圧PMPDRREFに応じて第１所定電圧より高い第２所定電圧に制御された電圧ＶCLKSUPがクロックドライバ１１に供給される。

評価時には、トランジスタＴＲ３のソース側の電位、つまり電圧ＶCLKSUPに対応する電位が通常動作時より高くなるように設定するため、信号POUTの電圧が低くなる。このため、通常動作時より電圧PMPDRREFが高くなる。

例えば、抵抗を流れる電流をＩ、参照電圧ＶREF1を１．２Ｖ、抵抗Ｒ１＝１００Ω、抵抗Ｒ２＝８０Ω、及び抵抗Ｒ３＝１２．５Ωとすると、テスト信号TESTにより電圧PMPDRREFを調整することによって電圧ＶCLKSUPを以下のように高くすることができる。通常動作時では、電圧PMPDRREFは２．５Ｖで使用する。

テスト信号TESTが“Ｌ”、イネーブル信号ＥＮが“Ｈ”のとき（通常動作時）、
ＶCLKSUP＝Ｉ（Ｒ１＋Ｒ２＋Ｒ３）
＝ＶREF1（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）＝２．５
また、テスト信号TESTが“Ｈ”、イネーブル信号ＥＮが“Ｌ”のとき（評価時）、
ＶCLKSUP＝Ｉ（Ｒ１＋Ｒ２）
＝ＶREF1（Ｒ１＋Ｒ２）／Ｒ２＝２．７
前記式より、通常動作時では電圧ＶCLKSUPは２．５Ｖとなり、評価時では電圧ＶCLKSUPは２．７Ｖとなる。電圧ＶCLKSUPはクロックドライバ１１に供給され、クロックドライバ１１からクロック信号PMPCLK（２．５Ｖまたは２．７Ｖ）が出力される。

その後、クロックドライバ１１から出力されたクロック信号PMPCLKは、クロックブースタ（図示しない）に入力され、クロックブースタにより増幅されて電圧生成回路に入力される。

図３に示した電圧生成回路には、イネーブル信号ＥＮＡが入力され、チャージポンプ１２が活性化される。チャージポンプ１２には、クロックドライバ１１から出力され、クロックブースタにより増幅されたクロック信号ＣＬＫ，/ＣＬＫ、及び電源電圧ＶCCが入力される。電圧生成回路では、チャージポンプ１２によって電源電圧ＶCCが昇圧されて電圧ＶPASSが出力される。クロック信号PMPCLKとして例えば２．５Ｖが出力されると、複数段の基本単位回路２１で電源電圧ＶCCが昇圧されて第１電圧が生成される。また、クロック信号PMPCLKとして例えば２．７Ｖが出力されると、複数段の基本単位回路２１のうち１段の基本単位回路２１で昇圧される電圧が高くなり、第１電圧より高い第２電圧が生成される。

電圧ＶPASSは抵抗Ｒ４と抵抗Ｒ５で抵抗分割され、分割されたモニタ電圧MON2は差動増幅器ＯＰ２の負入力端に入力される。差動増幅器ＯＰ２の正入力端には、参照電圧ＶREF2が入力されている。差動増幅器ＯＰ２は、モニタ電圧MON2と参照電圧ＶREF2とを比較し、比較結果に応じた信号FLAGを出力端からチャージポンプ１２に出力する。

これにより、電圧ＶPASSが所定電圧より低いときは、信号FLAGによりチャージポンプ１２が活性化され、電圧ＶPASSが昇圧されて所定電圧に近づく。一方、電圧ＶPASSが所定電圧より高いときは、信号FLAGによりチャージポンプ１２が不活性化され、電圧ＶPASSの昇圧が停止されて所定電圧に近づく。このようにして、電圧ＶPASSが所定電圧に保たれる。

次に、図４を参照してチャージポンプの動作を詳述する。なおここでは、イネーブル信号ＥＮＡと信号FLAGは省略している。

チャージポンプ１２には、電源電圧ＶCCと、クロックドライバ１１から出力され、クロックブースタにより増幅されたクロック信号ＣＬＫ，/ＣＬＫが入力される。チャージポンプでは、コンデンサ及びダイオード接続されたＭＯＳトランジスタを含む基本単位回路２１が直列に多段（ここでは３段）に接続されている。

基本単位回路２１内のコンデンサの一方の電極には、パルス状のクロック信号ＣＬＫ，/ＣＬＫが入力される。これにより、基本単位回路２１内のコンデンサに蓄積された電荷をクロック毎に次のステップ（基本単位回路２１）へ転送し、出力の容量性負荷の電位を上昇させている。このようにして、通常電圧時に比べて評価時における電圧ＶPASSを高くすることができる。

本実施形態は、制御回路、スイッチ回路、クロックドライバ１１、及びチャージポンプ１２を備える。制御回路は、差動増幅器ＯＰ１、トランジスタＴＲ１，ＴＲ３、及び抵抗Ｒ１を含み、電圧ＶCLKSUP（出力電圧）を監視するモニタ電圧MON1に基づいて、電圧ＶCLKSUPを所定電圧に制御する。スイッチ回路は、トランジスタＴＲ４，ＴＲ５、及び抵抗Ｒ２，Ｒ３を含み、モニタ電圧MON1を、通常動作時に第１電圧に設定し、評価時に第２電圧に設定する。クロックドライバ１１は、電圧ＶCLKSUPの振幅をクロック信号の振幅としてクロック信号を発生する。チャージポンプ１２は、コンデンサ及びダイオードを含む単位回路２１が直列に複数段接続され、コンデンサに入力されるクロック信号により電源電圧ＶCCを昇圧する。

本実施形態では、昇圧回路におけるクロック信号の電源を生成する回路の出力を一時的に（評価時に）上げることにより、１段の基本単位回路２１での１回のポンピングによって昇圧する電圧を上げることができ、昇圧性能を向上させることが可能である。

これにより、製品仕様以上の性能を満足するために、昇圧回路にチャージポンプ（基本単位回路２１）の段数を増加する必要がなくなり、製品仕様の必要最低限のチャージポンプ段数で昇圧回路を形成できる。また、チャージポンプの段数の削減により、消費電流の削減を行うことができ、昇圧効率の改善を図ることができる。さらに、評価の際に必要となる昇圧回路の仕様を緩和することができ、周辺回路の回路面積及び消費電流の増大を回避することができる。

［４］チャージポンプの段数と昇圧電圧との関係
次に、実施形態の昇圧回路におけるチャージポンプ内の基本単位回路２１の段数と昇圧電圧との関係について述べる。ここでは、チャージポンプに供給される電源電圧ＶCCは３．３Ｖとする。評価時には製品仕様で規定される最低電圧２．７Ｖを保証する必要がないため３．３Ｖを使用できるものとする。

図５は、昇圧回路におけるチャージポンプの段数と昇圧電圧との関係を示す図である。

図示するように、例えば、チャージポンプにおける基本単位回路の段数が２のとき、通常動作時には電圧ＶPASSを２Ｖから１０Ｖまで昇圧できる。本実施形態の評価時には、クロック信号の振幅を通常動作時より高くできるため、電圧ＶPASSを２Ｖから１２Ｖまで昇圧できる。

また、例えば、チャージポンプにおける基本単位回路の段数が３のとき、通常動作時には電圧ＶPASSを２Ｖから１２Ｖまで昇圧できる。本実施形態の評価時には、クロック信号の振幅を通常動作時より高くできるため、電圧ＶPASSを２Ｖから１６Ｖまで昇圧できる。

さらに、例えば、チャージポンプにおける基本単位回路の段数が４のとき、通常動作時には電圧ＶPASSを２Ｖから１６Ｖまで昇圧できる。本実施形態の評価時には、クロック信号の振幅を通常動作時より高くできるため、電圧ＶPASSを２Ｖから１８Ｖまで昇圧できる。このように、評価時では、通常動作時に比べて、より広く高い電圧まで電圧ＶPASSを昇圧することができる。

従来では、評価時にクロック信号の振幅を高くする構成を備えていないため、例えば評価時に、電圧ＶPASSを２Ｖから１２Ｖまで昇圧する必要がある場合、基本単位回路を３段にする必要があった。一方、本実施形態では、基本単位回路を２段にすれば電圧ＶPASSを２Ｖから１２Ｖまで昇圧することができるため、基本単位回路の段数を１段削減することができる。

このように、チャージポンプにおける基本単位回路の段数の削減により、消費電流の削減を行うことができ、昇圧効率の改善を図ることができる。さらに、評価の際に必要となる昇圧回路の仕様を緩和することができ、周辺回路の回路面積及び消費電流の増大を回避することができる。

尚、各実施形態で説明した「評価時」には評価に用いたセルには過大な負荷がかかる場合があるが、これらの評価をサンプリング評価として評価したデバイスは出荷されないこととすれば、出荷製品に過大な負荷履歴を残すことなく、適切な評価が可能である。このような評価技術を用いることにより、メモリセルの温度特性、及びトランジスタ特性（閾値条件）依存性を的確に評価したうえで、回路面積を縮小でき、昇圧効率の高い（低消費電力の）昇圧回路を備える半導体装置を提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…クロックドライバ、１２…チャージポンプ、２１…基本単位回路、Ｃ１，Ｃ１１，Ｃ１２，Ｃ１３…コンデンサ、ＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４…インバータ、ＯＰ１…差動増幅器、ＯＰ２…差動増幅器、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６…抵抗、ＴＲ１…ｐチャネルＭＯＳトランジスタ、ＴＲ２…ｎチャネルＭＯＳトランジスタ、ＴＲ３…デプレッション型のｎチャネルＭＯＳトランジスタ、ＴＲ４，ＴＲ５…ｎチャネルＭＯＳトランジスタ、ＴＲ６…デプレッション型のｎチャネルＭＯＳトランジスタ、ＴＲ１１，ＴＲ１２，ＴＲ１３…ｎチャネルＭＯＳトランジスタ。

Claims (6)

1. 出力電圧を監視するモニタ電圧に基づいて、前記出力電圧を所定電圧に制御する制御回路と、
   前記出力電圧を通常動作時に第１電圧に設定し、評価時に前記第１電圧より高い第２電圧に設定するスイッチ回路と、
   前記出力電圧の振幅をクロック信号の振幅として前記クロック信号を発生するクロックドライバと、
   コンデンサ及びダイオードを含む単位回路が直列に複数段接続され、前記コンデンサに入力される前記クロック信号により入力電圧を昇圧するチャージポンプと、
   を具備することを特徴とする半導体装置。
2. 前記制御回路は、前記モニタ電圧と参照電圧とを比較し、比較結果に基づいた比較信号を出力する差動増幅器と、
   前記比較信号がゲートに入力され、前記比較信号に応じた第３電圧を出力する第１トランジスタと、
   前記第３電圧がゲートに入力され、前記第３電圧に応じた前記出力電圧を出力する第２トランジスタとを有することを特徴とする請求項１に記載の半導体装置。
3. 前記スイッチ回路は、前記第２トランジスタから出力される前記出力電圧が第１抵抗を介して入力される第３トランジスタと、前記出力電圧が第２抵抗を介して入力される第４トランジスタとを有することを特徴とする請求項２に記載の半導体装置。
4. 前記単位回路は、前記ダイオードの出力端に前記コンデンサの第１電極が接続され、前記コンデンサの第２電極には前記クロック信号が供給される回路を含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記ダイオードは、ゲートと電流通路の一端が接続されたトランジスタを含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
6. コンデンサ及びダイオード接続されたＭＯＳトランジスタを含む単位回路が直列に複数段接続され、前記コンデンサに入力されるクロック信号により電源電圧を昇圧するチャージポンプと、
   前記クロック信号を生成する生成回路とを具備し、
   前記入力電圧は２．５Ｖ、前記単位回路の段数は２であるとき、前記チャージポンプによって昇圧される電圧は１２Ｖであることを特徴とする半導体装置。

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