JP2007004887A - 半導体記憶装置 - Google Patents

Abstract

【課題】 外部２電源で駆動しメモリセルにヒューズデータを記憶する半導体メモリにおいて、電源投入時のヒューズ読み出し時の電源電圧を保証し、信頼性を向上させるとともに、ヒューズ読み出し回路の設計を容易化することができる半導体記憶装置を提供することを目的とする。
【解決手段】 ３Ｖ系の電源電圧を発生する電源ＶＣＣ３と、１．５Ｖ系の電源電圧ＶＣＣ１５を発生する電源と、３Ｖ系の電源電圧から１．５Ｖ系の電源電圧を生成する降圧回路９１と、１．５Ｖ系の電源電圧若しく降圧回路９１から生成された電源電圧のどちらか一方を選択する切替回路９２と、切替回路９２に接続され、ヒューズ素子７１を有し、ヒューズ読み出し動作を行うヒューズ回路７０とを備え、ヒューズ読み出し動作時に降圧回路９１から生成された電源電圧を切替回路９２からヒューズ回路７０に供給することを特徴とする。
【選択図】 図２

Description

本発明は、半導体記憶装置に関する。

半導体メモリでは、ヒューズ素子を設け、不良メモリセルを冗長メモリセルに置き換えて使用する際のリダンダンシー用のアドレスデータや、内部回路で使用される各種電圧の値を調整する電圧オプション切り替えなどを制御するための制御用データを、ヒューズ素子で記憶させるようにしている。

最近では、このヒューズ素子として、本来のデータを記憶するメモリセルと同じ構造の記憶素子を用いる半導体メモリが多くなっている。特にフラッシュメモリなどの不揮発性メモリでは、通常の不揮発性メモリセルをそのままヒューズセルとして用いるようにしている。

このようなヒューズ素子が設けられた従来の半導体メモリでは、例えば混載メモリの場合、ＣＭＯＳロジックと互換の１．５Ｖ系電源と、半導体メモリを動作させる上で必要なアナログ回路を保証するための３Ｖ系電源の２電源によって駆動している。２電源で構成されているため、電圧を検知するパワーオン検知回路も１．５Ｖ系と３Ｖ系の２つの検知回路がある。そのため、ヒューズ読み出し動作（チップ初期化動作）時には、この両方の検知回路で電源電圧の出力を判定し、その後、ヒューズ読み出し動作を開始し、ヒューズセルに格納されたチップのリダンダンシー情報や電圧トリミングデータなどの情報を読み出す。

ここで、３Ｖ系パワーオン検知回路の検知レベル及び１．５Ｖ系パワーオン検知回路の検知レベルについては、仕様から決まる電源電圧の下限ＶＣＣｍｉｎをすべての動作で保障するように設計しなければならない。例えば、ヒューズセルからデータの読み出しを行うとき、１．５Ｖ系の最低電源スペックは、仕様では１．３５Ｖ、テスト時には１．２５Ｖで、パワーオン検知回路が０．８Ｖ〜１．２Ｖとばらつくことを考えると０．８Ｖでヒューズ読み出し動作を保障しなければならない。また、３Ｖ系の電源スペックが２．７Ｖ〜３．６Ｖの範囲にある場合、３Ｖ系の電源電圧が十分高い３．６Ｖに上がっている場合を考慮すると、１．５Ｖ系では、０．８Ｖ、３Ｖ系では、３．６Ｖの条件でのヒューズセルの読み出し動作を保障する必要がある。

しかしながら、実際には０．８Ｖから4倍以上の３．６Vへのレベル変換は単純な回路で実現が難しく、できたとしてもＭＯＳトランジスタの電流バランスは非常に偏ったものになるので、レベル変換回路の動作スピードは悪くなる。ここで想定している０．８Ｖ〜１．２Ｖのばらつきのパワーオン回路は１．０Ｖ±０．２Ｖということなので検知回路のばらつきとしては決して大きくない。したがって、１．０Ｖ±０．２Ｖというばらつきの小さいパワーオン回路が実現できてもレベル変換回路のＶＣＣｍｉｎは保証できず、レベル変換回路のトランジスタのばらつきに対して同じ方向にばらつく従来のばらつきの大きいパワーオン回路などによってレベル変換回路のＶＣＣｍｉｎを保障するための回路が必要になってしまう。結果的にヒューズ読み出しを保証するばらつきの小さいパワーオン検知回路と従来のばらつきの大きいパワーオン検知回路を併用して保証することになり冗長な回路構成となる。また、従来のパワーオン検知回路でレベル変換回路は保証可能ではあるが、ばらつきの大きい回路なので充分高いレベルに設定することは難しい。また、冗長な回路の割にはレベル変換回路のＶＣＣｍｉｎ保証のマージンが少なく信頼性が高くない。さらに、レベル変換回路はＭＯＳトランジスタの電流バランスの回路であり、電源電圧の下限がヒューズ読み出し回路やパワーオン検知回路と異なるため、回路設計が難しく、特にヒューズ読み出し回路の検討には電源電圧が２種類あるため、より回路設計を難しくしている。

従来技術として、降圧回路及び昇圧回路を設け、それらによって安定した電圧を供給し、ヒューズ読み出し動作を行うことによって、電源電圧の立ち上がり速度にかかわらず、確実にヒューズデータを読み出すことができるものがある。しかしながら、この従来技術では、２電源におけるヒューズ読み出し回路の回路設計を容易化することはできず、上記問題点を解決することはできない（例えば、特許文献１参照。）。
特開２００３-１９６９９３号公報（第６頁、図１）

本発明は、外部２電源で駆動しメモリセルにヒューズデータを記憶する半導体メモリにおいて、電源投入時のヒューズ読み出し時の電源電圧を保証し、信頼性を向上させるとともに、ヒューズ読み出し回路の設計を容易化することができる半導体記憶装置を提供することを目的とする。

上記目的を達成するために、本発明の一態様の半導体記憶装置は、第１の電源電圧を発生する第１の電源と、第２の電源電圧を発生する第２の電源と、前記第１の電源電圧から第３の電源電圧を生成する生成回路と、前記第２の電源電圧若しくは前記第３の電源電圧のどちらか一方を選択する切替回路と、前記切替回路に接続され、ヒューズ素子を有し、ヒューズ読み出し動作を行うヒューズ回路とを備え、ヒューズ読み出し動作時に前記第３の電源電圧を前記切替回路から前記ヒューズ回路に供給することを特徴としている。

本発明によれば、外部２電源で駆動しメモリセルにヒューズデータを記憶する半導体メモリにおいて、電源投入時のヒューズ読み出し時の電源電圧を保証し、信頼性を向上させるとともに、ヒューズ読み出し回路の設計を容易化することができる。

以下、本発明の実施例について、図面を参照して説明する。

図１に本実施例に係る半導体メモリの概観図を示す。

図１において、半導体メモリは情報を記憶するメモリセルアレイ１１とメモリセルを選択するためのローデコーダ１２、カラムデコーダ１３、メモリセルから読み出されたアナログ量をディジタルデータに変換するためのセンスアンプ１４、これらを外部からの入力によって制御する信号を生成する制御回路２０、書き込み、消去、読み出し動作に必要となる電圧を生成する電圧生成回路３０、外部信号を取り込んだり読み出しデータを外部に出力したりする入出力バッファ４０、アクセスするアドレスを格納するアドレスバッファ５０、パワーオン時に初期化リセットするために必要なパワーオン検知回路６０、半導体メモリのリダンダンシー情報、チップごとに電圧トリミングするための情報等のヒューズデータを記憶するヒューズセル７１、ヒューズデータの読み出し・書き込み等の動作をするためのヒューズ用ローデコーダ７２、ヒューズ用センスアンプ７３、ヒューズデータを格納するためのヒューズラッチ７４からなるヒューズ回路７０から構成されている。

ここで、メモリセルアレイ１１及びヒューズセル７１は、１つのフローティングゲートを有するフラッシュメモリセルと１つの選択ゲートトランジスタからなる２トランジスタ型フラッシュメモリから構成されていてもよいし、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発性メモリによって構成されていてもよい。

図２に本発明の実施例１にかかる回路図を示す。図２は図１の半導体メモリの回路構成の内のヒューズ回路７０と制御回路２０と電圧生成回路３０とパワーオン検知回路６０部分を詳細に示したものである。それ以外の回路ブロックについては、その他の周辺回路８０、その他の制御回路２１、その他のコア回路１５に含まれるものとする。

図２において、図１の半導体メモリは、メモリセル及びヒューズセルなどのアナログ回路を駆動する３Ｖ系の電源ＶＣＣ３と、ＣＭＯＳロジック回路を駆動するための１．５Ｖ系の電源ＶＣＣ１５を有する。また、これら二つの電源を検知するために、パワーオン検知回路６０が３Ｖ系のＶＣＣ３用パワーオン検知回路６１及び１．５Ｖ系のＶＣＣ１５用パワーオン検知回路６２の二つを有する。また、図１の制御回路２０は、ＶＣＣ３用パワーオン検知回路６１及びＶＣＣ１５用パワーオン検知回路６２からの検知信号を入力し、ヒューズ読み出し命令や電圧生成回路３０への制御を行うパワーオン制御回路２２と、パワーオン制御回路２２からの命令を受け、ヒューズ用ローデコーダ７２やヒューズ用センスアンプ７３に読み出しの命令及び制御を行うヒューズ読み出し制御回路２３、さらに、メモリセルなどを制御するその他の制御回路２１で構成されている。また、ヒューズ回路７０は、図１と同様に、ヒューズデータを記憶するヒューズセル７１、ヒューズデータの読み出し・書き込み等の動作をするためのヒューズ用ローデコーダ７２、ヒューズ用センスアンプ７３、ヒューズデータを格納するためのヒューズラッチ７４から構成されている。

さらに、３Ｖ系の電源ＶＣＣ３と１．５Ｖ系の電源ＶＣＣ１５の間には、３Ｖ系の電源電圧を降下させる降圧回路９１及び降圧回路９１により降下した電圧と１．５Ｖ系電源ＶＣＣ１５を切り替える切替回路９２が接続されている。まず、電源ＶＣＣ３には、ＶＣＣ３用パワーオン検知回路６１、パワーオン制御回路２２、電圧生成回路３０、さらには、ヒューズ用ローデコーダ７２、ヒューズ用センスアンプ７３、メモリセルなどのその他のコア回路１５に接続され、３V系の電源ＶＣＣ３が供給される。そして、電源ＶＣＣ１５には、ＶＣＣ１５用パワーオン検知回路６２のみ接続され、その他のＶＣＣ１５系の回路ブロックはすべて切替回路９２から出力されるＶＩＮＴノードよって電源が供給されている。これら降圧回路９１及び切替回路９２は、パワーオン制御回路２２からの制御信号で、チップ初期化動作時に電源ＶＣＣ３から降圧させた電圧ＶＤＤを１．５Ｖ系の回路ブロックに供給することができる。

図３、図４に上記本実施例の図２で示した降圧回路９１の回路図の一例を示す。

図３の降圧回路９１は、ドレイン側が電源ＶＣＣ３に接続されたＤ-ｔｙｐｅトランジスタ１００と直列に接続され、電源ＶＣＣ３を抵抗分割する抵抗回路Ｒ１、Ｒ２と、抵抗回路Ｒ１、Ｒ２によって抵抗分割されたノードをＶＲＥＦと比較するオペアンプ１０１と、チップ初期化完了信号の反転信号／ＦＵＳＥＯＫを受け、オペアンプ１０１の電流源をスイッチ制御するＮＭＯＳトランジスタ１０２と、反転信号／ＦＵＳＥＯＫがゲートに入力され、ソース側に電源ＶＣＣ３、ドレイン側にオペアンプ１０１から出力されたノードが接続されたＰＭＯＳトランジスタ１０３と、ソース側が電源ＶＣＣ３に接続され、オペアンプ１０１の出力ノードがゲートに入力されるＰＭＯＳトランジスタ１０４と、ＰＭＯＳトランジスタ１０４のドレイン側のノードがゲートに接続され、ドレイン側が電源ＶＣＣ３に接続され、降圧電圧ＶＤＤを出力するＤ-ｔｙｐｅトランジスタ１０７と、制御信号ＦＵＳＥＯＫがゲートに入力され、ドレイン側がＰＭＯＳトランジスタ１０４のドレイン側のノード、ソース側がアースに接続されたＮＭＯＳトランジスタ１０６から構成されている。

この降圧回路９１は、Ｄ-ｔｙｐｅトランジスタ１００と直列に接続された抵抗回路Ｒ１、Ｒ２によって、抵抗分割されたノードをオペアンプ１０１でＶＲＥＦと比較することにより、抵抗Ｒ１、Ｒ２とＤ-ｔｙｐｅトランジスタの間のノードに降圧電圧ＶＤＤと同じ電位が生成されるように抵抗Ｒ１、Ｒ２を調整して、正確な降圧電圧ＶＤＤを生成する。

図４の降圧回路は、電源ＶＣＣ３からアースにかけて、ＮＭＯＳトランジスタ１０８、抵抗Ｒ、ＮＭＯＳトランジスタ１０９の順に直列接続され、ＮＭＯＳトランジスタ１０８と抵抗Ｒの間から切替回路へ降圧電圧ＶＤＤを出力する構成をしている。この降圧回路９１は、電源ＶＣＣ３をＮＭＯＳトランジスタ１０８のしきい値Ｖｔｈ落ちの電圧を出力することで降圧電圧ＶＤＤを生成する。正確な電圧は生成できないが、降圧電圧VDDが１．５Ｖ系トランジスタの信頼性や耐圧を満たすレベルでかつヒューズ読み出しのＶＣＣｍｉｎよりも高いレベルの範囲にあればよい。

図５に上記本実施例の図２で示した切替回路の回路図の一例を示す。

図５（ａ）に示すように、切替回路９２は、チップ初期化完了信号の反転信号／ＦＵＳＥＯＫによって降圧回路９１によって降圧された降圧電圧ＶＤＤをＶＩＮＴに接続するスイッチ回路１１０と、チップ初期化完了信号ＦＵＳＥＯＫによって１．５Ｖ系電源ＶＣＣ１５をＶＩＮＴに接続するスイッチ回路１１１で構成されている。

この切替回路９２の動作は、チップ初期化動作が行われているとき、つまり、チップ初期化完了信号の反転信号／ＦＵＳＥＯＫが活性化しているときは、スイッチ回路１１０がＯＮとなり、スイッチ回路１１１がＯＦＦとなっているので、降圧回路９１によって降圧された降圧電圧ＶＤＤがＶＩＮＴに接続されることになる。逆に、チップ初期化動作が終了すると、チップ初期化完了信号ＦＵＳＥＯＫが活性化するので、スイッチ回路１１１がＯＮとなり、電源ＶＣＣ１５は、ＶＩＮＴに接続されることになる。

図５（ｂ）、（ｃ）、（ｄ）に、図５（ａ）で示した切替回路のスイッチ回路の一例を示す。以下に示すスイッチ回路の一例は、スイッチ回路１１０、１１１どちらにも用いることができる。

図５（ｂ）に示すように、Ｄ-ｔｙｐｅＮＭＯＳトランジスタ１１２で構成され、Ｄ-ｔｙｐｅトランジスタ１１２のゲートに制御信号ＳＷが入力される。また、二つ目のスイッチ回路の一例は、図５（ｃ）に示すように、ＰＭＯＳトランジスタ１１３とＤ-ｔｙｐｅＮＭＯＳトランジスタ１１４で構成され、ＰＭＯＳトランジスタ１１３のゲートに制御信号ＳＷの反転信号が、Ｄ-ｔｙｐｅＮＭＯＳトランジスタ１１４のゲートには制御信号ＳＷが入力される。また、その他の例として、図５（ｄ）に示すように、ＰＭＯＳトランジスタ１１５で構成され、ＰＭＯＳトランジスタ１１５のゲートに制御信号ＳＷの反転信号が入力される。

ここで、制御信号ＳＷは、図５（ａ）で示した初期化完了信号ＦＵＳＥＯＫやその反転信号／ＦＵＳＥＯＫに相当する。また、本実施例では、Ｄ-ｔｙｐｅＮＭＯＳトランジスタだけでなく、Ｅ-ｔｙｐｅＮＭＯＳトランジスタを図５（ｂ）、（ｃ）に用いることもできる。また、図５（ａ）では、スイッチ回路１１０、１１１が２つあるが、図３、図４の降圧回路９１のように非活性化時には降圧電圧ＶＤＤがＦｌｏａｔになるような降圧回路構成になっている場合には図５の（ａ）のスイッチ回路１１０は必要なくなる。

以下に本実施例に係る半導体メモリのチップ初期化動作を図６のチップ初期化動作時の電源電圧と時間との関係を用いて説明する。図６（ａ）は、電源投入を電源ＶＣＣ３→電源ＶＣＣ１５の順で行った場合、図６（ｂ）は、電源投入を電源ＶＣＣ１５→電源ＶＣＣ３の順に行った場合のものである。

図６（ａ）において、電源ＶＣＣ３が立ち上がると降圧回路９１が動作し始め、降圧回路９１からＶＤＤノードに電源ＶＣＣ１５に近い電圧が生成される。このとき、電源ＶＣＣ３の電圧がＶＣＣ３用パワーオン検知回路６１に検知されると、ＶＣＣ３用パワーオン検知回路６１は、パワーオン制御回路２２に電圧立ち上がりの信号を出す。ここで、理想的には、降圧電圧ＶＤＤは、電源ＶＣＣ１５と同じ電圧が望ましいが、この電圧は基本的には１．５Ｖ系トランジスタの許容される電圧範囲にあれば構わない。

そして、電源ＶＣＣ１５が立ち上がり、ＶＣＣ１５用パワーオン検知回路６２が電源ＶＣＣ１５の電圧を検知すると、パワーオン制御回路２２に電圧立ち上がりの信号を出し、パワーオン制御回路２２が電源ＶＣＣ３、ＶＣＣ１５両方の立ち上がりを確認する。その後、パワーオン制御回路２２は、ヒューズ回路７０にヒューズ読み出しの命令を出し、ヒューズ読み出しが開始される。このヒューズ読み出し中は、電源ＶＣＣ１５とＶＩＮＴノードは切替回路９２によって切り離され、降圧回路９１の出力ノードＶＤＤと接続される。

そして、降圧回路動作はヒューズ読み出しが終了するまで活性化される。ヒューズ読み出しが終了すると、チップ初期化完了を示す制御信号ＦＵＳＥＯＫがパワーオン制御回路２２から出力され、一連のパワーオン動作が終了、降圧回路２２が停止し、切替回路９２が降圧電圧ＶＤＤを切り離し、電源ＶＣＣ１５とＶＩＮＴを接続する。

図６（ｂ）の場合は、先に電源ＶＣＣ１５が立ち上がり、その後、電源ＶＣＣ３が立ち上がる。このとき、降圧回路９１が動作を開始し、降圧回路９１からＶＤＤノードに電源ＶＣＣ１５に近い電圧が生成される。その後の動作は、図６（ａ）と同様の動作を行う。

ここで、図６では、電源ＶＣＣ３、ＶＣＣ１５のどちらか一方を先に立ち上げることにより、降圧電圧の生成、ヒューズ読み出しを行っていたが、電源ＶＣＣ３、ＶＣＣ１５を同時に立ち上げてもかまわない。その場合も、上記チップ初期動作と同様、両者の電源が検知されたときからヒューズ読み出しを行う。

以上より、チップの初期化動作中の電源ＶＣＣ１５を電源ＶＣＣ３電源から生成した降圧電圧に切り替えることで、ＶＩＮＴ電圧を上げることができ、レベル変換回路のＶＣＣｍｉｎの問題を回避し動作速度を向上させることができる。また、ＶＣＣｍｉｎとのマージン向上によりヒューズ読み出しの信頼性は向上させることができ、ヒューズ読み出し時の時の電源電圧が１つになるので回路設計の容易化が図ることができる。

図７に本発明の実施例２にかかる半導体メモリの回路図を示す。本実施例の実施例１との違いは、その他の周辺回路８０とその他の制御回路２１の電源がＶＩＮＴだったのに対し、本実施例では、それぞれ回路を電源ＶＣＣ１５に接続している点である。つまり、実施例１では、１．５Ｖ系の回路ブロックの電源ＶＣＣ１５をＶＣＣ１５用パワーオン検知回路６２以外すべてＶＩＮＴノードとしたが、本実施例では、チップ初期化動作に必要な回路ブロックの電源のみ、つまり、ヒューズ読み出し制御回路２３、ヒューズ用ローデコーダ７２、ヒューズ用センスアンプ７３、ヒューズラッチ７４にＶＩＮＴが供給されている。

以上の構成により、チップ初期化動作時に必要な回路ブロックの電源のみに降圧電圧ＶＤＤを供給する回路構成にすることで、降圧回路の供給能力の設計を容易にすることができる。さらに、実施例１と同様に、初期化動作中のＶＩＮＴ電源レベルを上げることができ、レベル変換回路のＶＣＣｍｉｎの問題を回避し動作速度を向上させ、ＶＣＣｍｉｎとのマージン向上によりヒューズ読み出しの信頼性は向上させることができる。また、ヒューズ読み出し時の電源電圧が１つになるので回路設計の容易化が図れることができる。

図８に本発明の実施例３にかかる半導体メモリの回路図を示す。本実施例の実施例１との違いは、上記各実施例では、チップ初期化動作時に電源ＶＣＣ３から降圧回路９１により降圧させた降圧電圧を１．５Ｖ系の回路ブロックに用いていたが、本実施例では、電源ＶＣＣ１５側に電源電圧ＶＣＣ１５を昇圧させる昇圧回路９３を設け、ＶＣＣ３側に切替回路９２を設けることにより、チップ初期化動作時に電源電圧ＶＣＣ１５から昇圧させた電圧ＶＥＥを３Ｖ系の回路ブロックに用いている。そのため、本実施例では、１．５Ｖ系の回路ブロックが電源ＶＣＣ１５に接続され、３Ｖ系の回路ブロック、つまり、ＶＣＣ３用パワーオン検知回路６１以外のパワーオン制御回路２２、電圧生成回路３０、ヒューズ回路７０、さらにメモリセルなどのその他のコア回路１５が切替回路９２を介して、電源ＶＣＣ３若しくは昇圧回路９３から昇圧電圧ＶＥＥが供給される。

図９に本実施例に係る半導体メモリの昇圧回路の一例を示す。

図９に示すように、昇圧回路９３は、電源電圧ＶＣＣ１５で動作し、電源電圧を１．５Ｖから昇圧するポンプ回路２０１と、ポンプ回路２０１にパルス信号φ１、φ２を送るパルス生成回路２０２、ポンプ回路２０１によって昇圧した電圧がある一定以上になったときに、パルス生成回路２０２にパルス生成を停止する信号ＦＬＧを送るリミッタ２０３から構成される。これらポンプ回路２０１、パルス発生回路２０２、リミッタ２０３は、すべて電源電圧ＶＣＣ１５に接続されている。

図１０にそのポンプ回路の回路図の一例を示す。

図１０に示すように、ポンプ回路２０１は、電源ＶＣＣ１５からＶＥＥにかけて、ＮＭＯＳトランジスタ２０４〜２０８が５つ直列に配列され、それぞれドレイン側のノードがＮＭＯＳトランジスタのゲートに接続されている。また、ＮＭＯＳトランジスタ２０４〜２０８間には、キャパシタ２０９〜２１２が接続され、電源ＶＣＣ１５に近い方からそれぞれのキャパシタ２０９〜２１２にパルス信号φ１、φ２、φ１、φ２がそれぞれ入力される。

この昇圧回路９３は、チップ初期化動作完了信号の反転信号／ＦＵＳＥＯＫが活性化した信号が入力され、チップ初期化動作を開始すると、パルス生成回路２０２及びリミッタ２０３は動作を開始し、パルス生成回路２０２はパルス信号φ１とそれに半周期遅れたパルス信号φ２を生成し、ポンプ回路２０１にそのパルス信号φ１、φ２を入力する。パルス信号φ１、φ２が入力されたポンプ回路２０１は、パルス信号φ１、φ２に同期して電源ＶＣＣ１５からの電圧の昇圧を開始する。ポンプ回路２０１によって昇圧された電圧ＶＥＥは、リミッタ２０３によって制御され、ある一定以上の電圧、例えば、本実施例では、２．５Ｖくらいになれば、リミッタ２０３がパルス生成回路２０２に制御信号ＦＬＧを出し、パルス生成を止めることによって、昇圧電圧ＶＥＥの調整を行い、昇圧電圧ＶＥＥを生成する。

以下に本実施例に係る半導体メモリのチップ初期化動作を図１１のチップ初期化動作時の電源電圧と時間との関係を用いて説明する。図１１（ａ）は、電源投入を電源ＶＣＣ３→電源ＶＣＣ１５の順で行った場合、図１１（ｂ）は、電源投入を電源ＶＣＣ１５→電源ＶＣＣ３の順に行った場合のものである。

図１１（ａ）に示すように、まず電源ＶＣＣ３が立ち上がりＶＣＣ３パワーオン検知レベルに達すると、ＶＣＣ３用パワーオン検知回路６１からパワーオン制御回路２２に活性化信号が入力される。

そして、電源ＶＣＣ１５が立ち上がり、電源ＶＣＣ１５がＶＣＣ１５パワーオン検知レベルに達したら、昇圧回路９３に対してパワーオン制御回路２２から活性化信号が入力される。そうすると、ポンプ回路用パルス生成回路２０３が動作してパルス信号φ１、φ２を生成し、パルス信号によるポンピングによりポンプ回路２０１にて昇圧電圧ＶＥＥが生成される。その後、パワーオン制御回路２２によりヒューズ読み出しを開始する制御信号が切替回路９２とヒューズ制御回路２３に送られることによって、昇圧電圧ＶＥＥはＶＩＮＴに接続され、ヒューズ回路７０はヒューズ読み出し動作を開始する。

ここで、昇圧電圧ＶＥＥは、３Ｖ系の回路ブロックであるアナログ回路の動作を満足する範囲に無くてはならない。

その後、昇圧回路９３の動作はチップ初期化動作完了まで続けられ、その後は切替回路９２によって電源ＶＣＣ３に接続されて外部電源ＶＣＣ３からの電源になる。

ここで、図１１では、電源ＶＣＣ３、ＶＣＣ１５のどちらか一方を先に立ち上げることにより、昇圧電圧の生成、ヒューズ読み出しを行っていたが、電源ＶＣＣ３及びＶＣＣ１５を同時に立ち上げてもかまわない。その場合も、上記チップ初期動作と同様、両者の電源が検知されたときからヒューズ読み出しを行う。

このような構成にすることで、実施例１、２と同様に、レベル変換回路のＶＣＣｍｉｎの問題を回避し動作速度を向上させ、ＶＣＣｍｉｎとのマージン向上によりヒューズ読み出しの信頼性は向上させることができる。また、ヒューズ読み出し時の電源電圧が１つになるので回路設計の容易化が図れることができる。

図１２に本発明の実施例４にかかる半導体メモリの回路図を示す。

本実施例の各実施例との違いは、実施例３の昇圧電圧ＶＥＥを使用する電源を初期化動作に関連する回路に限定した点である。つまり、実施例３では、電源ＶＣＣ３と電源ＶＣＣ１５からの電圧を昇圧させる昇圧回路９３との切り替えを行う切替回路９２から３Ｖ系の回路ブロックに接続していたが、本実施例では、切替回路９２は、３Ｖ系の回路ブロックをチップ初期化動作に関連するパワーオン制御回路２２、電圧生成回路３０、ヒューズ回路７０に接続しており、それ以外のその他のコア回路１５は、直接、電源ＶＣＣ３に接続されている。

以上の構成により、本実施例に係る半導体メモリは、実施例３と同様、レベル変換回路のＶＣＣｍｉｎの問題を回避し動作速度を向上させ、ＶＣＣｍｉｎとのマージン向上によりヒューズ読み出しの信頼性を向上させることができる。また、ヒューズ読み出し時の電源電圧が１つになるので回路設計の容易化が図れることができる。

図１３に本発明の実施例４にかかる半導体メモリの回路図を示す。

本実施例の各実施例との違いは、実施例１の回路構成にＶＤＤ-ＶＣＣ１５電圧比較回路９４を追加し、外部電源ＶＣＣ１５の電圧レベルが降圧電圧ＶＤＤよりも高くなると検知フラグ信号をパワーオン制御回路に発信し、降圧回路９４動作を停止して外部電源ＶＣＣ１５をＶＩＮＴに接続する点である。

以下に本実施例に係る半導体メモリのチップ初期化動作を図１４のチップ初期化動作時の電源電圧と時間との関係を用いて説明する。図１４（ａ）は、電源投入をＶＣＣ３→ＶＣＣ１５の順で行った場合、図１４（ｂ）は、電源投入をＶＣＣ１５→ＶＣＣ３の順に行った場合のものである。

図１４（ａ）において、電源ＶＣＣ３が立ち上がると降圧回路９１が動作し始め、降圧回路９１からＶＤＤノードに電源ＶＣＣ１５に近い電圧が生成される。このとき、電源ＶＣＣ３が立ち上がり、電源ＶＣＣ３の電圧が検知レベルに達し、ＶＣＣ３用パワーオン検知回路６１に検知されると、ＶＣＣ３用パワーオン検知回路６１は、パワーオン制御回路２２に電圧立ち上がりの信号を出す。ここで、理想的には、降圧電圧ＶＤＤは、電源ＶＣＣ１５と同じ電圧が望ましいが、１．５Ｖ系トランジスタの許容される電圧範囲にあれば構わない。

そして、電源ＶＣＣ１５が立ち上がり、ＶＣＣ１５用パワーオン検知回路６２が電源ＶＣＣ１５の電圧を検知すると、パワーオン制御回路２２に電圧立ち上がりの信号を出し、パワーオン制御回路２２が電源ＶＣＣ３、ＶＣＣ１５両方の立ち上がりを確認する。その後、パワーオン制御回路２２は、ヒューズ回路７０にヒューズ読み出しの命令を出し、ヒューズ読み出しが開始される。その後、電源ＶＣＣ１５の電圧が降圧回路により生成された電圧ＶＤＤよりも高くなったと、ＶＤＤ-ＶＣＣ１５電圧比較回路９４が両者の電圧比較により判断すると、ＶＤＤ-ＶＣＣ１５電圧比較回路９４からパワーオン制御回路へその旨を知らせる制御信号が送られる。その後、パワーオン制御回路は、切替回路に電源ＶＣＣ１５に接続する制御信号を出すことにより、ＶＩＮＴは電源ＶＣＣ１５に接続される。そのため、このヒューズ読み出し中、ＶＩＮＴノードは降圧回路９１の出力ノードＶＤＤに接続されているときと、電源ＶＣＣ１５に接続されているときがあることになる。

ＶＤＤ-ＶＣＣ１５電圧比較回路９４による制御信号によりＶＩＮＴノードがＶＣＣ１５に接続されると、降圧回路は動作を終了する。そして、電源ＶＣＣ１５によって、引き続きヒューズ読み出しが行われ、ヒューズ読み出しが終了する。

図１４（ｂ）の場合は、先に電源ＶＣＣ１５が立ち上がり、その後、電源ＶＣＣ３が立ち上がる。このＶＣＣ３立ち上がり時に、降圧回路９１が動作を開始し、降圧回路９１からＶＤＤノードに電源ＶＣＣ１５に近い電圧が生成される。その後の動作は、図１４（ａ）と同様の動作を行う。

ここで、図６では、電源ＶＣＣ３、ＶＣＣ１５のどちらか一方を先に立ち上げることにより、降圧電圧の生成、ヒューズ読み出しを行っていたが、電源ＶＣＣ３、ＶＣＣ１５を同時に立ち上げてもかまわない。その場合も、上記チップ初期動作と同様、両者の電源が検知されたときからヒューズ読み出しを行う。

このような構成にすることで、実施例１、２と同様に、ヒューズ読み出し動作時のＶＩＮＴノードを上がることができ、レベル変換回路のＶＣＣｍｉｎの問題から回避することができ、ヒューズ読み出しの信頼性を向上させることができる。また、外部印加電圧を１つにしたことで回路設計を容易化することができる。また、ＶＤＤ-ＶＣＣ１５電圧比較回路９４を設けることにより、上記実施例に比べて、降圧回路を動作させる時間を減らすことができるので、消費電流を減らすことができる。

図１５に本発明の実施例６にかかる半導体メモリの回路図を示す。本実施例の実施例５との違いは、その他の周辺回路８０とその他の制御回路２１の電源がＶＩＮＴだったのに対し、本実施例では、それぞれ回路を電源ＶＣＣ１５に接続している点である。つまり、実施例５では、１．５Ｖ系の回路ブロックの電源ＶＣＣ１５をＶＣＣ１５用パワーオン検知回路６２以外すべてＶＩＮＴノードとしたが、本実施例では、チップ初期化動作に必要な回路ブロックの電源のみ、つまり、ヒューズ読み出し制御回路２３、ヒューズ用ローデコーダ７２、ヒューズ用センスアンプ７３、ヒューズラッチ７４にＶＩＮＴが供給されている。

以上の構成により、チップ初期化動作時に必要な回路ブロックの電源のみに降圧電圧ＶＤＤを供給する回路構成にすることで、降圧回路の供給能力の設計を容易にすることができる。さらに、実施例１と同様に、初期化動作中のＶＩＮＴ電源レベルを上げることができ、レベル変換回路のＶＣＣｍｉｎの問題を回避し動作速度を向上させ、ＶＣＣｍｉｎとのマージン向上によりヒューズ読み出しの信頼性は向上する。また、パワーオン時の電源電圧が１つになるので回路設計の容易化が図れることができる。また、ＶＤＤ-ＶＣＣ１５電圧比較回路９４を設けることにより、上記実施例に比べて、降圧回路を動作させる時間を減らすことができるので、消費電流を減らすことができる。

ここで、上記実施例５及び実施例６において、ＶＤＤ-ＶＣＣ１５電圧比較回路９４を用いて、ＶＣＣ１５の電圧がＶＤＤの電圧値を超えたときに、ＶＩＮＴはＶＤＤとの接続からＶＣＣ１５の接続に切り替えることができたが、それ以外にも、ＶＤＤ-ＶＣＣ１５電圧比較回路９４の代わりにＶＣＣ１５パワーオン検知回路６２の検知レベルよりも高いＶＣＣ１５の電圧を検知するための第2のＶＣＣ１５パワーオン検知回路で切り替えることで実現できる。つまり、ＶＣＣ１５の電圧がＶＣＣ１５パワーオン検知回路６２の検知レベルよりも高い検知レベル、例えば、１．５±０．２Ｖの範囲に達したと第2のＶＣＣ１５パワーオン検知回路が判断したときに、切替回路によって、ＶＩＮＴを電源ＶＣＣ１５に接続しても上記各実施例と同様の効果が期待できる。この場合、第2のＶＣＣ１５パワーオン検知回路は、ＶＣＣ１５にのみ接続されている。

なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。

本発明の実施例１に係る半導体記憶装置の概観図。 本発明の実施例１に係る半導体記憶装置の回路図。 本発明の実施例１に係る半導体記憶装置の降圧回路の回路図。 本発明の実施例１に係る半導体記憶装置の降圧回路の回路図。 本発明の実施例１に係る半導体記憶装置の切替回路の回路図。 本発明の実施例１に係る半導体記憶装置のヒューズ読み出し動作時の電源電圧と時間との関係。 本発明の実施例２にかかる半導体記憶装置の回路図。 本発明の実施例３にかかる半導体記憶装置の回路図。 本発明の実施例３に係る半導体記憶装置の昇圧回路の回路図。 本発明の実施例３に係る半導体記憶装置の昇圧回路のポンプ回路の回路図。 本発明の実施例３に係る半導体記憶装置のヒューズ読み出し動作時の電源電圧と時間との関係。 本発明の実施例４にかかる半導体メモリの回路図。 本発明の実施例５にかかる半導体メモリの回路図。 本発明の実施例５に係る半導体記憶装置のヒューズ読み出し動作時の電源電圧と時間との関係。 本発明の実施例６にかかる半導体メモリの回路図。

符号の説明

１１ メモリアレイ
１２ ローデコーダ
１３ カラムデコーダ
１４ センスアンプ
１５ その他のコア回路
２０ 制御回路
２１ その他の制御回路
２２ パワーオン制御回路
２３ ヒューズ読み出し制御回路
３０ 電圧生成回路
４０ 入出力バッファ
５０ アドレスバッファ
６０ パワーオン検知回路
６１ ＶＣＣ３用パワーオン検知回路
６２ ＶＣＣ１５用パワーオン検知回路
７０ ヒューズ回路
７１ ヒューズセル
７２ ヒューズ用ローデコーダ
７３ ヒューズ用センスアンプ
７４ ヒューズラッチ
８０ その他の周辺回路
９１ 降圧回路
９２ 切替回路
９３ 昇圧回路
９４ 電圧比較回路
１００、１０７、１１２、１１４ Ｄ−ｔｙｐｅＮＭＯＳトランジスタ
１０１ オペアンプ
１０２、１０６、１０８、１０９ ＮＭＯＳトランジスタ
１０３、１０４、１１３、１１５ ＰＭＯＳトランジスタ
１０５ インバータ
１１０、１１１ スイッチ回路
２０１ ポンプ回路
２０２ パルス生成回路
２０３ リミッタ
２０４、２０５、２０６、２０７、２０８ ＮＭＯＳトランジスタ
２０９、２１０、２１１、２１２ キャパシタ

Claims (8)

1. 第１の電源電圧を発生する第１の電源と、
   第２の電源電圧を発生する第２の電源と、
   前記第１の電源電圧から第３の電源電圧を生成する生成回路と、
   前記第２の電源電圧若しくは前記第３の電源電圧のどちらか一方を選択する切替回路と、
   前記切替回路に接続され、ヒューズ素子を有し、ヒューズ読み出し動作を行うヒューズ回路と、
   を備え、ヒューズ読み出し動作時に前記第３の電源電圧を前記切替回路から前記ヒューズ回路に供給することを特徴とする半導体記憶装置。
2. 前記第１の電源電圧は、前記第２の電源電圧よりも大きく、前記生成回路は、前記第１の電源電圧を降圧させる降圧回路であることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１の電源電圧は、前記第２の電源電圧よりも小さく、前記生成回路は、前記第１の電源電圧を昇圧させる昇圧回路であることを特徴とする請求項１記載の半導体記憶装置。
4. ヒューズ素子は、リダンダンシー用のアドレスデータ又は電圧オプションの切替を制御するための制御データを記憶することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
5. 前記ヒューズ素子は、不揮発性メモリであることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
6. 前記第１の電源電圧を検知する第１の電圧検知回路と、
   前記第２の電源電圧を検知する第２の電圧検知回路と、
   を備え、前記第１の電圧検知回路及び前記第２の電圧検知回路によって、前記第１の電源電圧及び前記第２の電源電圧が検知されたときに、ヒューズ読み出し動作を開始することを特徴とする請求項１乃至請求項５記載のいずれか１項に記載の半導体記憶装置。
7. 前記第２の電源電圧と前記第３の電源電圧を電圧比較する電圧比較回路を備え、
   前記電圧比較回路が前記第２の電源電圧が前記第３の電源電圧を上回った検知したときに、前記切替回路は前記ヒューズ回路への電圧供給を前記第３の電源電圧から前記第２の電源電圧に切り替えることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体記憶装置。
8. 前記第３の電源電圧を検知するする第３の電圧検知回路を備え、
   前記第３の電圧検知回路が前記第３の電源電圧を検知したときに、前記切替回路は前記ヒューズ回路への電圧供給を前記第３の電源電圧から前記第２の電源電圧に切り替えることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体記憶装置。

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