KR102469891B1 - 파워다운 검출 회로 및 반도체 기억 장치 - Google Patents

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Abstract

[과제] 온도 의존성을 억제하면서 파워다운 검출 레벨을 조정 가능한 파워다운 검출 회로를 제공한다.
[해결수단] 본 발명의 파워다운 검출 회로(180)는, 공급 전압(VCC)에 근거해 기준 전압(VREFI)을 생성하는 BGR 회로(30)와, 트리밍 신호에 근거해 기준 전압(VREFI)을 조정하여 파워다운 검출용 기준 전압(VREFPDD)을 생성하는 트리밍 회로(182)와, 공급 전압(VCC) 보다 낮은 내부 전압(VCC＿DIV)을 생성하는 저항 분할 회로(50A)와, 내부 전압(VCC＿DIV)이 파워다운 검출용 기준 전압(VREFPDD) 보다 저하한 것을 검출하여 리셋 신호(PDDRST)를 출력하는 컴퍼레이터(60)를 포함한다.

Description

파워다운 검출 회로 및 반도체 기억 장치{POWER DOWN DETECTION CIRCUIT AND SEMICONDUCTOR STORAGE APPARATUS}
본 발명은, 플래쉬 메모리 등의 반도체 기억 장치에 관한 것으로, 특히, 공급 전압의 강하 검출(파워다운 검출)에 관한 것이다.
NAND형 플래쉬 메모리는, 독출, 프로그램, 소거 등을 위한 전압 설정이나 유저의 옵션 등의 설정 정보를 저장하기 위해 퓨즈 셀을 사용하고 있다. 퓨즈 셀은, 예를 들면, 메모리셀 어레이 내의 유저에 의해 액세스할 수 없는 기억 영역으로 설정된다. 플래쉬 메모리는, 전원 투입 시, 파워업 동작으로서, 퓨즈 셀로부터 설정 정보를 독출해, 이를 내부 레지스터에 로드한다. 파워업 동작 종료 후, 컨트롤러는, 내부 레지스터에 유지(保持)된 설정 정보에 근거해, 다양한 동작을 제어한다.
플래쉬 메모리의 비지(Busy) 모드 중, 노이즈나 피크 소비 전류 등에 의해, 외부 단자로부터 공급되는 공급 전압(VCC)의 강하가 생기면, 디바이스는 정확하게 동작할 수 없다. 이러한 사태를 회피하기 위해, 플래쉬 메모리는, 공급 전압(VCC)의 강하를 검출하는 파워다운 검출 회로에 의한 리셋 기능을 갖추고 있다.
도 1에 도시한 것처럼, 파워다운 검출 회로(10)는, 공급 전압(VCC)이 검출 레벨로 강하한 것을 검출하면, CPU나 논리 회로 등의 내부 회로(20)에 리셋 신호(PDDRST)를 출력한다. 내부 회로(20)는, 리셋 신호(PDDRST)를 수취하면, 파워다운 동작을 실행하여, 차지 펌프 회로의 동작을 정지하거나, CPU나 논리 회로 등의 리셋을 실시한다.
도 2는, 종래의 파워다운 검출 회로(10)의 구성을 도시한 도면이다. 파워다운 검출 회로(10)는, 공급 전압(VCC)에 근거해 기준 전압(VREFI)을 생성하는 BGR(Band Gap Reference) 회로(30)와, 트리밍 신호(TR＿VREF)에 근거해 기준 전압(VREFI)을 조정한 기준 전압(VREF)을 생성하는 트리밍 회로(40)와, 공급 전압(VCC)을 저항 분할한 내부 전압(VCC＿DIV)을 노드(N)에 생성하는 저항 분할 회로(50)와, 기준 전압(VREFI)과 내부 전압(VCC＿DIV)을 비교해, VCC＿DIV＜VREFI를 검출했을 때 L레벨의 리셋 신호(PDDRST)를 출력하는 컴퍼레이터(60)를 포함한다.
공급 전압(VCC)이 파워다운 검출 레벨로 강하했을 때, VREFI＞VCC＿DIV가 검출되고, 컴퍼레이터(60)는, L레벨로 천이한 리셋 신호(PDDRST)를 출력한다. 컴퍼레이터(60)에 의한 검출 회로는, 스탠바이(standby) 모드 시의 소비 전류를 억제하기 위해 비교적 간이하게 구성되고, 즉, 컴퍼레이터(60)의 반전 입력(-)에는 BGR 회로(30)의 기준 전압(VREFI)이 직접 입력되고, 비반전 입력(+)에는, 내부 전압(VCC＿DIV)이 입력된다. 또, 트리밍 회로(40)에서 생성된 기준 전압(VREF)은, 플래쉬 메모리의 주변 회로의 기준 전압으로서 사용된다.
도 3에, BGR 회로(30)의 일례를 도시한다. BGR 회로(30)는, 공급 전압(VCC)과 GND 간에 제1 및 제2 전류 경로를 포함하고, 제1 전류 경로에 직렬로 접속된 PMOS 트랜지스터(P1), 저항(R1), 다이오드(D1)를 포함하고, 제2 전류 경로에 직렬로 접속된 PMOS 트랜지스터(P2), 저항(R2, R), 다이오드(D2)(다이오드(D1)는, 다이오드(D2)의 n배의 전류 밀도)를 포함하고, 게다가, 저항(R1)과 다이오드(D1)를 접속하는 노드(VN)를 반전 입력 단자(-)에 접속하고, 저항(R2)과 저항(R)을 접속하는 노드(VP)를 비반전 입력 단자(+)에 접속하고, 출력 단자를 트랜지스터(P1, P2)의 게이트에 공통 접속하는 차동 증폭 회로(AMP)를 포함한다. 차동 증폭 회로(AMP)는, 트랜지스터(P1)의 순방향 전압과, 트랜지스터(P2)의 순방향 전압에 저항(R)에 생기는 전압을 가산한 전압이 동일해지도록, 출력전압을 조정하고, 출력 노드에서는 기준 전압(VREFI)이 출력된다.
BGR 회로(30)는, 공급 전압(VCC)의 변동이나 동작 온도에 의존하지 않는 기준 전압(VREFI)을 생성하지만, BGR 회로(30)의 제조 편차 등에 따라 기준 전압(VREFI)은 변동한다. 이 때문에, 트리밍 회로(40)는, 퓨즈 셀에 저장된 트리밍 신호(TR＿VREF)를 이용하여 기준 전압(VREFI)을 조정해, 최종적인 기준 전압(VREF)을 생성하고, 이를 내부 회로에 제공하고 있다.
도 4는, 파워다운 검출 회로(10)의 이상적인 동작 파형이다. 예를 들면, 공급 전압(VCC)이 1.8V, BGR 회로(30)의 기준 전압(VREFI)이 1.2V, 파워다운 검출 레벨이 1.3V로 한다. 시각 t1에서 공급 전압(VCC)이 강하하면, 그에 따라 내부 전압(VCC＿DIV)이 강하한다. 시각 t2에서 공급 전압(VCC)이 1.3V로 강하했을 때, 내부 전압(VCC＿DIV)과 기준 전압(VREFI)이 교차하고, 즉, 컴퍼레이터(60)에 의해 내부 전압(VCC＿DIV)이 기준 전압(VREFI) 보다 낮아진 것이 검출되고, 컴퍼레이터(60)는, H레벨에서 L레벨로 천이한 리셋 신호(PDDRST)를 출력한다.
파워다운 검출 레벨이 상정(想定)한 것 보다 너무 높으면, 공급 전압(VCC)의 강하에 의해 빈번하게 파워다운이 검출되어, 리셋 동작이 반복된다. 반대로, 파워다운 검출 레벨이 상정한 것 보다 너무 낮으면, 공급 전압(VCC)이 저하해도 파워다운이 검출되지 않아, 오동작 등을 일으킨다. 그 때문에, 디바이스의 제조 편차나 동작 조건 등의 요인에 따라, 파워다운 검출 레벨을 조정할 필요가 있다. 예를 들면, 도 2에 도시한 구성에서는, 컴퍼레이터(60)의 입력에 기준 전압(VREFI)이 직접 입력되기 때문에, 파워다운 검출 레벨을 변경하려면, BGR 회로(30)의 기준 전압(VREFI)을 변경해야 한다. 예를 들면, 파워다운 검출 레벨을 1.3V 보다 낮은 1.2V로 조정하는 경우에는, BGR 회로(30)의 기준 전압(VREFI)을 1.2V에서 1.1V로 변경하여, 공급 전압(VCC)이 1.2V로 강하했을 때, 컴퍼레이터(60)에 의해 내부 전압(VCC＿DIV)이 기준 전압(VREFI) 보다 낮아지는 것이 검출되도록 할 필요가 있다.
그렇지만, BGR 회로(30)의 기준 전압(VREFI)을 변경하는 것은, 컴퍼레이터(60)에 온도 의존성을 생기게 해 버린다. BGR 회로(30)는, 다이오드나 트랜지스터에 의한 부(負)의 온도 특성과, 저항에 의한 정(正)의 온도 특성이 밸런스를 이루도록 회로 설계를 실시해, 기준 전압(VREFI)에 온도 의존이 생기지 않도록 하고 있다. 이 때문에, BGR 회로에서, 예를 들어, 저항을 변화시켜 기준 전압(VREFI)을 임의로 변경하려고 하면, 기준 전압(VREFI)에 온도 의존이 생겨 버린다.
도 5는, 기준 전압의 온도 의존성을 도시한 그래프이며, 기준 전압(VREFI)으로서 1.2V를 생성하도록 회로 설계된 예를 나타내고 있다. 기준 전압(VREFI)이 1.2V이면, 저온에서 고온에 걸쳐 거의 플랫(flat)한 전압이며, 온도 의존성이 대부분 없는 것을 알 수 있다. 그러나, 기준 전압(VREFI)이 1.2V 보다 저하하면, 저항의 정(正)의 온도 의존성이 약해지고, 그 결과, 기준 전압(VREFI)이 부(負)의 온도 의존성을 가지게 된다. 이 때문에, 기준 전압(VREFI)을 직접 입력하는 컴퍼레이터(60)의 검출 레벨에 온도 의존이 생기고, 그 결과, 동작 온도가 낮을 때와 높을 때로 파워다운 검출 레벨이 상이하여, 파워다운 검출 동작이 불안정해져 버린다.
본 발명은, 이러한 종래의 과제를 해결함으로써, 온도 의존성을 억제하면서 파워다운 검출 레벨을 조정 가능한 파워다운 검출 회로 및 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 파워다운 검출 회로는, 공급 전압에 근거해 온도 보상(補償)된 기준 전압을 생성하는 기준 전압 생성 회로와, 상기 기준 전압을 조정하여 상기 기준 전압 보다 낮은 파워다운 검출용 기준 전압을 생성하는 생성 회로와, 상기 공급 전압 보다 낮은 제1 내부 전압을 생성하는 내부 전압 생성 회로와, 상기 제1 내부 전압이 상기 파워다운 검출용 기준 전압 보다 저하한 것을 검출하는 제1 검출 회로를 가진다.
본 발명에 따른 반도체 기억 장치는, 상기 기재된 파워다운 검출 회로와, 상기 파워다운 검출 회로의 상기 제1 검출 회로의 검출 결과에 응답하여 파워다운 동작을 실행하는 실행 수단을 포함한다.
본 발명에 의하면, 온도 보상된 기준 전압으로부터 파워다운 검출용 기준 전압을 생성하도록 했으므로, 온도 의존성을 억제하면서 파워다운 검출 레벨을 조정할 수 있다.
[도 1] 플래쉬 메모리의 파워다운 검출 동작을 설명하는 도면이다.
[도 2] 종래의 파워다운 검출 회로의 구성을 도시한 도면이다.
[도 3] BGR 회로의 일반적인 구성을 도시한 도면이다.
[도 4] 종래의 파워다운 검출 회로의 이상적인 동작 파형을 도시한 도면이다.
[도 5] BGR 회로의 기준 전압의 온도 의존성을 도시한 그래프이다.
[도 6] 본 발명의 실시예에 따른 플래쉬 메모리의 내부 구성을 도시한 블록도이다.
[도 7] 본 발명의 제1 실시예에 따른 파워다운 검출 회로의 구성을 도시한 도면이다.
[도 8] 본 발명의 제1 실시예에 따른 파워다운 검출 회로의 동작 파형을 도시한 도면이다.
[도 9] 본 실시예의 트리밍 회로의 일례를 도시한 도면이다.
[도 10] 본 발명의 제1 실시예에 따른 파워다운 검출 회로의 온도 의존성을 도시한 그래프이다.
[도 11] 본 발명의 제2 실시예에 따른 파워다운 검출 회로의 구성을 도시한 도면이다.
[도 12] 도 12의 (A)는, BGR 회로의 기준 전압이 저하했을 때의 파워다운 검출 회로의 동작 파형을 도시하고, 도 12의 (B)는, 본 발명의 제2 실시예에 따른 파워다운 검출 회로의 동작 파형을 도시한 도면이다.
다음에, 본 발명의 실시 형태에 대해 도면을 참조해 상세히 설명한다. 본 발명의 반도체 기억 장치는, NAND형이나 NOR형의 플래쉬 메모리, 저항 변화형 메모리, 자기(磁氣) 변화형 메모리 등의 불휘발성 메모리, 혹은 이들 불휘발성 메모리를 내장한 마이크로 프로세서, 마이크로 컨트롤러, 로직, ASIC, 화상이나 음성을 처리하는 프로세서, 무선 신호 등의 신호를 처리하는 프로세서 등에 적용할 수 있다. 이하의 설명에서는, NAND형의 플래쉬 메모리를 예시한다.
본 발명의 실시예에 따른 플래쉬 메모리의 개략 구성을 도 6에 도시한다. 본 실시예의 플래쉬 메모리(100)는, 복수의 메모리셀이 행렬상으로 배열된 메모리셀 어레이(110)와, 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(120)와, 입출력 버퍼(120)로부터 주소 데이터를 수취하는 주소 레지스터(130)와, 입출력 버퍼(120)로부터 커맨드 데이터 등을 수취해, 각 부를 제어하는 컨트롤러(140)와, 주소 레지스터(130)로부터의 행 주소 정보(Ax)의 디코드 결과에 근거해 블록의 선택 및 워드라인(word-line)의 선택 등을 실시하는 워드라인 선택 회로(150)와, 워드라인 선택 회로(150)에 의해 선택된 페이지로부터 독출된 데이터를 유지하거나, 선택된 페이지에 프로그램해야 할 데이터를 유지하는 페이지 버퍼/센스 회로(160)와, 주소 레지스터(130)로부터의 열 주소 정보(Ay)의 디코드 결과에 근거해 열(列) 등을 선택하는 열 선택 회로(170)와, 전원 단자에 공급되는 공급 전압(VCC)을 감시해, 공급 전압(VCC)이 검출 레벨로 강하한 것을 검출했을 때 리셋 신호(PDDRST)를 출력하는 파워다운 검출 회로(180)와, 데이터의 독출, 프로그램 및 소거 등 다양한 동작을 위해 필요한 다양한 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 전압(Vread), 소거 전압(Vers) 등)을 생성하는 동작 전압 발생 회로(190)를 포함하여 구성된다.
메모리셀 어레이(110)는, 열 방향으로 배치된 m개의 블록(BLK(0), BLK(1), …, BLK(m-1))을 가진다. 1개의 블록에는, 복수의 NAND 스트링이 형성되고, 1개의 NAND 스트링은, 복수의 메모리셀(예를 들면, 64개)과, 비트라인(bit-line)측 선택 트랜지스터와, 소스라인(source-line)측 선택 트랜지스터를 직렬로 접속하여 구성된다. 비트라인측 선택 트랜지스터의 드레인은, 대응하는 1개의 비트라인에 접속되고, 소스라인측 선택 트랜지스터의 소스는, 공통의 소스라인에 접속된다. NAND 스트링은, 기판 표면 상에 2차원적으로 형성되어도 무방하고, 기판 표면 상에 3차원적으로 형성되어도 무방하다. 또, 메모리셀은, 1비트를 기억하는 SLC 타입이어도 무방하고, 다 비트를 기억하는 MLC 타입이어도 무방하다.
독출 동작에서는, 비트라인에 어느 정(正)의 전압을 인가하고, 선택 워드라인에 어느 전압(예를 들면, 0V)을 인가하고, 비선택 워드라인에 패스 전압(Vpass)(예를 들면, 4.5V)을 인가해, 비트라인측 선택 트랜지스터 및 소스라인측 선택 트랜지스터를 도통시키고, 공통 소스라인에 0V를 인가한다. 프로그램 동작에서는, 선택 워드라인에 고전압의 프로그램 전압(Vpgm)(15∼20V)을 인가하고, 비선택 워드라인에 중간 전위(예를 들면, 10V)를 인가해, 비트라인측 선택 트랜지스터를 온 시키고, 소스라인측 선택 트랜지스터를 오프 시키고, 「0」 또는 「1」의 데이터에 따른 전위를 비트라인에 공급한다. 소거 동작에서는, 블록 내의 선택 워드라인에 0V를 인가하고, P웰에 고전압(예를 들면, 20V)을 인가한다.
파워다운 검출 회로(180)는, 공급 전압(VCC)이 파워다운 검출 레벨로 강하한 것을 검출하면, H레벨에서 L레벨로 천이한 리셋 신호(PDDRST)를 컨트롤러(140)에 출력한다. 컨트롤러(140)는, 리셋 신호(PDDRST)에 응답하여 ROM/RAM으로부터 독출된 코드에 따라 파워다운 동작을 실행한다. 파워다운 동작에서는, 예를 들면, 컨트롤러(140)를 포함한 내부 회로의 리셋이나, 동작 전압 발생 회로(190)에 포함되는 차지 펌프 회로의 정지 등이 실시된다.
도 7에, 본 발명의 제1 실시예에 따른 파워다운 검출 회로(180)의 내부 구성을 도시한다. 도면 중, 도 2에 도시한 파워다운 검출 회로(10)와 동일 구성에 대해서는 동일 참조 번호를 붙이고 있다. 본 실시예의 파워다운 검출 회로(180)는, 도 2에 도시한 구성에 더하여, BGR 회로(30)의 기준 전압(VREFI)에 근거해, 파워다운 검출용 기준 전압(VREFPDD)(이하, PD 검출용 기준 전압으로 칭한다)을 생성하는 트리밍 회로(182)를 갖추고 있다. 트리밍 회로(182)는, 파워다운 검출용 트리밍 신호(TR＿VREFPDD)(이하, PD 검출용 트리밍 신호라고 칭한다)에 근거해, 기준 전압(VREFI)을 조정하여, 온도 의존성이 억제된 PD 검출용 기준 전압(VREFPDD)을 생성한다(VREFPDD＜VREFI). 또, 저항 분할 회로(50A)는, 공급 전압(VCC)과 GND 간에 접속된 저항 래더(resistor ladder)를 포함하고, 노드(N)에 공급 전압(VCC)을 저항 분할한 내부 전압(VCC＿DIV)을 생성한다. 본 실시예에서는, 기준 전압(VREFI) 보다 낮은 PD 검출용 기준 전압(VREFPDD)을 이용해 파워다운 검출을 실시한다. 그러므로, 공급 전압(VCC)이 파워다운 검출 레벨로 강하했을 때, 컴퍼레이터(60)가 VCC＿DIV＜VREFPDD를 검출하도록, 내부 전압(VCC＿DIV)이 조정된다.
트리밍 회로(182)는, 특별히 한정되지 않지만, 예를 들면, PD 검출용 트리밍 신호(TR＿VREFPDD)에 따른 아날로그 전압을 생성하는 DAC(가변 저항)를 포함한다. 도 8에, 트리밍 회로(182)의 일례를 도시한다. 기준 전압(VREFI)과 GND와의 사이에 접속된 저항 래더의 복수의 탭 사이에 스위치(SW1, SW2∼SWn)가 접속된다. PD 검출용 트리밍 신호(TR＿VREFPDD)는, 트리밍 코드(예를 들면, 3비트)를 포함하고, 트리밍 코드에 의해 선택된 1개 또는 복수의 스위치(SW1∼SWn)가 온 되어, 출력 노드(N1)로부터 PD 검출용 기준 전압(VREFPDD)이 출력된다.
특히, 트리밍 회로(182)에 공급되는 기준 전압(VREFI)은, BGR 회로(30)에 의해 생성된 온도 보상된 전압, 즉, 온도 의존성이 억제된 전압이며. 본 발명은, 이어서 기준 전압(VREFI)으로부터 PD 검출용 기준 전압(VREFPDD)을 생성하는 것으로, PD 검출용 기준 전압(VREFPDD)의 온도 의존성이 억제될 수 있고, 컴퍼레이터(60)는, 온도 의존성이 없는 파워다운 검출을 할 수 있다. PD 검출용 트리밍 신호(TR＿VREFPDD)는, 기준 전압(VREF)을 조정하기 위해 트리밍 회로(40)에 입력되는 트리밍 신호(TR＿VREF)와 마찬가지로, 메모리셀 어레이(110)의 퓨즈 메모리에 저장되고, 이러한 트리밍 신호는, 전원 투입 시 또는 파워업 검출 시에 퓨즈 메모리로부터 컨트롤러(140)의 레지스터에 독출된다.
도 9에, 본 실시예의 파워다운 검출 회로의 동작 파형을 도시한다. 시각 t1에서, 공급 전압(VCC)이 노이즈 혹은 피크 전류 등의 어떠한 요인에 의해 강하하면, 공급 전압(VCC)을 저항 분할한 내부 전압(VCC＿DIV)도 마찬가지로 강하한다. 시각 t2에서 공급 전압(VCC)이 파워다운 검출 레벨에 도달했을 때, 컴퍼레이터(60)는, 내부 전압(VCC＿DIV)이 PD 검출용 기준 전압(VREFPDD)을 저하한 것을 검출하고(VCC＿DIV＜VREFPDD), L레벨로 천이한 리셋 신호(PDDRST)를 출력한다. PD 검출용 기준 전압(VREFPDD)의 파선으로 나타낸 범위 h1은, PD 검출용 트리밍 신호(TR＿VREFPDD)에 의해 PD 검출용 기준 전압(VREFPDD)을 조정 가능한 범위를 나타내고, 파워다운 검출 레벨의 파선의 범위 h2는, PD 검출용 기준 전압(VREFPDD)의 조정 범위에 대응하는 파워다운 검출 레벨의 조정 가능한 범위를 나타낸다. 예를 들면, 공급 전압(VCC)이 1.8V, 기준 전압(VREFI)이 1.2V일 때, PD 검출용 기준 전압(VREFPDD)을 1.1V로 조정함으로써, 파워다운 검출 레벨을 1.3V에서 1.2V로 변경할 수 있다.
도 10의 (A)는, 기준 전압(VREFI)의 온도 의존성을 나타내고, 도 10의 (B)는, PD 검출용 기준 전압(VREFPDD)의 온도 의존성을 도시한다. BGR 회로(30)에 의해 생성되는 기준 전압(VREFI)(예를 들면, 1.2V)은, 온도 보상된 전압이다. 이러한 기준 전압(VREFI)을 조정한 PD 검출용 기준 전압(VREFPDD)은, 역시 온도 의존성이 억제된 전압이다. 도 5에 도시한 것처럼, 1.1V 또는 1.0V로 변경된 기준 전압(VREFI)은 온도 의존성을 가지는데 비해, 도 10의 (B)에 도시한 것처럼, 1.1V 또는 1.0V로 조정된 PD 검출용 기준 전압(VREFPDD)은 온도 의존성이 억제된다. 이에 따라, 컴퍼레이터(60)는, 동작 온도에 의존하지 않고 안정된 파워다운의 검출을 실시할 수 있다. 또, 트리밍 회로(182)는, 트리밍 회로(40)와는 별도로 파워다운 검출용으로 설치되기 때문에, 트리밍 회로(40)의 제약을 받지 않고, 개별적으로 파워다운 검출 레벨을 조정할 수 있다.
다음에, 본 발명의 제2 실시예에 대해 설명한다. BGR 회로(30)는, 공급 전압(VCC)의 강하에 의해 저전압으로 동작하면, 기대하는 기준 전압(VREFI) 보다 낮은 전압을 출력할 가능성이 있다. 예를 들면, 기준 전압(VREFI)이 1.2V를 생성하도록 설계되어 있을 때, 공급 전압(VCC)이 1.3V 정도의 파워다운 검출 레벨까지 강하하면, 기준 전압(VREFI)이 1.2V 보다 낮아지는 경우가 있다. 그러면, 공급 전압(VCC)이 파워다운 검출 레벨까지 강하하고 있음에도 불구하고, 컴퍼레이터(60)는, VCC＿DIV＜VREFPDD를 검출하지 못하고, 리셋 동작이 적절히 실행되지 않는 사태가 생겨 버린다.
이 양태를 도 12의 (A)에 도시한다. 시각 t1에서, 공급 전압(VCC)이 강하하여, 그에 따라 내부 전압(VCC＿DIV)이 강하한다. 시각 t2에서, 공급 전압(VCC)이 파워다운 검출 레벨까지 강하한다. 시각 t2 보다 전(前)의 시각 t1A에서, BGR 회로(30)의 동작이 불안정해져서, 기준 전압(VREFI)이 저하를 개시하고, 동시에, PD 검출용 기준 전압(VREFPDD)도 저하한다. 그 결과, 시각 t2에서, PD 검출용 기준 전압(VREFPDD)이 내부 전압(VCC＿DIV)과 교차하지 않아, 내부 전압(VCC＿DIV)의 강하를 검출할 수 없게 되어 버린다.
제2 실시예는, 이러한 사태를 해소하는 것이다. 도 11은, 본 발명의 제2 실시예에 따른 파워다운 검출 회로(180A)의 구성을 도시하고, 도 7과 동일 구성에 대해서는 동일 참조 번호를 붙이고 있다. 본 실시예의 파워다운 검출 회로(180A)는, 공급 전압(VCC)이 일정 레벨까지 강하한 것을 검출하는 컴퍼레이터(60A)와, 컴퍼레이터(60A)의 검출 결과에 근거해 BGR 회로(30)에 공급되는 전압을 공급 전압(VCC)으로부터 승압된 전압(VXX)으로 전환하기 위한 전환 회로(200)와, 공급 전압(VCC)을 승압한 승압 전압(VXX)을 생성하는 승압 회로(PUMP)(210)를 더 포함한다. 승압 회로(210)는, 예를 들면, 차지 펌프 회로를 포함하고, 승압 회로(210)는, 플래쉬 메모리(100)의 독출, 프로그램, 소거 등의 동작을 위해 사용되는 것이어도 무방하고, 파워다운 검출 회로(180A)에 전용으로 설치된 것이어도 무방하다.
본 실시예의 저항 분할 회로(50B)는, 노드(N1)에 제1 내부 전압(VCC＿DIV1)을 생성하고, 게다가, 노드(N2)에 제2 내부 전압(VCC＿DIV2)을 생성한다. 제1 내부 전압(VCC＿DIV1)은, 제1 실시예의 내부 전압(VCC＿DIV)과 동일한 것이다. 제2 내부 전압(VCC＿DIV2)은, 공급 전압(VCC)이 파워다운 검출 레벨로 강하하는 것 보다도 전에, 공급 전압(VCC)이 일정 레벨까지 강하한 것을 검출하기 위한 전압이며, VCC＿DIV2＜VCC＿DIV1의 관계에 있다. 컴퍼레이터(60A)는, PD 검출용 기준 전압(VREFPDD)과 제2 내부 전압(VCC＿DIV2)을 비교해, VCC＿DIV2＜VREFPDD를 검출하면, L레벨로 천이한 검출 신호(DET)를 출력한다.
전환 회로(200)는, 공급 전압(VCC)과 BGR 회로(30)의 전압 공급 노드(VCC＿BGR)와의 사이에 접속된 P형의 트랜지스터(PMOS1)와, 승압 회로(210)의 출력과 전압 공급 노드(VCC＿BGR)와의 사이에 접속된 P형의 트랜지스터(PMOS2)와, 컴퍼레이터(60A)로부터 출력되는 검출 신호(DET)를 입력하는 인버터(IN)를 포함한다. 트랜지스터(PMOS1)의 게이트에는 인버터(IN)의 출력이 인가되고, 트랜지스터(PMOS2)의 게이트에는 검출 신호(DET)가 인가된다. VCC＿DIV2＞VREFPDD인 동안, 컴퍼레이터(60A)는, H레벨의 검출 신호(DET)를 출력하고, 그 동안, 트랜지스터(PMOS1)가 도통하고, 트랜지스터(PMOS2)가 비도통이 되어, BGR 회로(30)에는, 공급 전압(VCC)이 공급된다. VCC＿DIV2＜VREFPDD가 컴퍼레이터(60A)에 의해 검출되면, 검출 신호(DET)가 L레벨로 천이해, 트랜지스터(PMOS1)가 비도통이 되고, 트랜지스터(PMOS2)가 도통하여, BGR 회로(30)에는, 승압 회로(210)에 의해 생성된 승압 전압(VXX)이 공급된다.
도 12의 (B)에, 본 실시예의 파워다운 검출 회로의 동작 파형을 도시한다. 시각 t1에서, 공급 전압(VCC)이 강하하면, 그에 따라 전압 공급 노드(VCC＿BGR)의 전압, 제1 및 제2 내부 전압(VCC＿DIV1, VCC＿DIV2)도 강하한다. 시각 t2에서, 제2 내부 전압(VCC＿DIV2)이 전환 검출 레벨에까지 강하하면, 컴퍼레이터(60A)는, VCC＿DIV2＜VREFPDD를 검출하여, H레벨에서 L레벨로 천이한 검출 신호(DET)를 출력한다. 전환 회로(200)는, 검출 신호(DET)에 응답하여 트랜지스터(PMOS1)를 오프 하고, 트랜지스터(PMOS2)를 온 하고, 전압 공급 노드(VCC＿BGR)에 승압 전압(VXX)을 공급한다. 그 후, 공급 전압(VCC)이 더 강하해도(파선으로 나타낸다), 전압 공급 노드(VCC＿BGR)의 전압(실선으로 나타낸다)은, 승압 전압(VXX)으로부터의 차지(charge)에 의해 즉석으로 강하하지 않고, 일정 기간, 어느 정도의 전위를 유지한다. 전압 공급 노드(VCC＿BGR)의 전압 저하가 억제되는 것으로, 그 동안, BGR 회로(30)의 동작은 안정되어 기대된 기준 전압(VREFI)을 생성하고, 트리밍 회로(182)도 마찬가지로, 기대된 PD 검출용 기준 전압(VREFPDD)을 생성한다.
시각 t3에서, 공급 전압(VCC)이 파워다운 검출 레벨로 강하했을 때, 컴퍼레이터(60)는, VCC＿DIV1＜VREFPDD를 검출하여, H레벨에서 L레벨로 천이한 리셋 신호(PDDRST)를 출력한다.
이와 같이, 본 실시예에 의하면, 공급 전압(VCC)이 저하했을 때의 BGR 회로(30)의 동작을 승압 전압(VXX)으로 보증(保證)하도록 했으므로, 기준 전압(VREFI)의 저하를 억제해, 공급 전압(VCC)이 파워다운 검출 레벨에 도달한 것을 확실하게 검출할 수 있다.
본 발명의 바람직한 실시 형태에 대해 상술했지만, 본 발명은, 특정 실시 형태로 한정되는 것이 아니며, 특허 청구범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
30: BGR 회로 40: 트리밍 회로
50, 50A, 50B: 저항 분할 회로 60, 60A: 컴퍼레이터
100: 플래쉬 메모리 110: 메모리셀 어레이
120: 입출력 버퍼 130: 주소 레지스터
140: 컨트롤러 150: 워드라인 선택 회로
160: 페이지 버퍼/센스 회로 170: 열 선택 회로
180: 파워다운 검출 회로 182: 트리밍 회로
190: 동작 전압 발생 회로 200: 전환 회로
210: 승압 회로

Claims (11)

  1. 파워다운 검출 회로에 있어서,
    공급 전압에 근거하여, 온도 보상된 기준 전압을 생성하는 기준 전압 생성 회로와,
    상기 기준 전압을 조정하여, 상기 기준 전압 보다 낮은 파워다운 검출용 기준 전압을 생성하는 생성 회로와,
    상기 공급 전압 보다 낮은 제1 내부 전압을 생성하는 내부 전압 생성 회로와,
    상기 제1 내부 전압이 상기 파워다운 검출용 기준 전압 보다 저하한 것을 검출하는 제1 검출 회로
    를 포함하고,
    상기 생성 회로는,
    사전에 준비된 트리밍 신호에 근거해, 상기 파워다운 검출용 기준 전압을 생성하는,
    파워다운 검출 회로.
  2. 제1항에 있어서,
    상기 기준 전압 생성 회로는, BGR 회로를 포함하는, 파워다운 검출 회로.
  3. 제1항에 있어서,
    파워다운 검출 회로는,
    상기 제1 내부 전압 보다 낮은 제2 내부 전압이 상기 파워다운 검출용 기준 전압 보다 저하한 것을 검출하는 제2 검출 회로와,
    상기 제2 검출 회로의 검출 결과에 근거해, 상기 기준 전압 생성 회로에 인가되는 상기 공급 전압을, 승압 회로에서 생성된 승압 전압으로 전환하는 전환 회로
    를 더 포함하는, 파워다운 검출 회로.
  4. 제3항에 있어서,
    상기 제2 내부 전압은,
    상기 내부 전압 생성 회로에 의해 생성되는, 파워다운 검출 회로.
  5. 삭제
  6. 제1항에 있어서,
    상기 트리밍 신호는,
    전원 투입 시에 불휘발성 기억 회로로부터 독출되어, 상기 생성 회로에 공급되는, 파워다운 검출 회로.
  7. 제1항에 있어서,
    상기 제1 검출 회로는,
    상기 제1 내부 전압과 상기 파워다운 검출용 기준 전압을 비교하는 컴퍼레이터
    를 포함하는, 파워다운 검출 회로.
  8. 제3항에 있어서,
    상기 제2 검출 회로는,
    상기 제2 내부 전압과 상기 파워다운 검출용 기준 전압을 비교하는 컴퍼레이터
    를 포함하는, 파워다운 검출 회로.
  9. 제1항 내지 제4항 중 어느 한 항에 기재된 파워다운 검출 회로와,
    상기 파워다운 검출 회로의 상기 제1 검출 회로의 검출 결과에 응답하여, 파워다운 동작을 실행하는 실행 수단
    을 포함하는 반도체 기억 장치.
  10. 제9항에 있어서,
    파워다운 동작은, 회로의 리셋을 포함하는, 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 기준 전압 생성 회로에 의해 생성된 기준 전압은, 다른 트리밍 회로에 의해 조정되고,
    조정된 기준 전압은, 내부 회로에 공급되는, 반도체 기억 장치.
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