CN113628660A - 断电检测电路及半导体存储装置 - Google Patents

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Abstract

本发明提供一种断电检测电路及半导体存储装置，能够抑制温度依赖性同时对断电检测电平进行调整。本发明的断电检测电路(180)包括：BGR电路(30)，基于供给电压(VCC)而生成基准电压(VREFI)；修整电路(182)，基于修整信号来对基准电压(VREFI)进行调整，而生成断电检测用的基准电压(VREFPDD)；电阻分割电路(50A)，生成低于供给电压(VCC)的内部电压(VCC_DIV)；以及比较器(60)，对内部电压(VCC_DIV)比断电检测用的基准电压(VREFPDD)低的情况进行检测并输出重置信号(PDDRST)。

Description

断电检测电路及半导体存储装置
技术领域
本发明涉及一种闪速存储器等半导体存储装置，尤其涉及供给电压的下降的检测(断电检测)，一种断电检测电路及半导体存储装置。
背景技术
与非(NAND)型闪速存储器使用熔丝单元，以便保存用于读出、编程、擦除等的电压的设定及用户的选项等设定信息。熔丝单元例如设定于存储单元阵列内的用户无法访问的存储区域。闪速存储器在电源接通时，作为上电操作，从熔丝单元读出设定信息，并将其加载至内部寄存器。上电操作结束后，控制器基于内部寄存器中所保持的设定信息，对各种操作进行控制。
在闪速存储器的忙模式中，当因噪声、峰值消耗电流等而产生从外部端子供给的供给电压VCC的下降时，元件无法准确地运行。为了避免此种情况，闪速存储器具有基于对供给电压VCC的下降进行检测的断电检测电路的重置功能。
如图1所示，断电检测电路10当检测到供给电压VCC下降至检测电平时，对中央处理器(Central Processing Unit，CPU)或逻辑电路等内部电路20输出重置信号PDDRST。内部电路20当接收到重置信号PDDRST后，执行断电操作，停止电荷泵电路的操作，或者进行CPU或逻辑电路等的重置。
图2是表示现有的断电检测电路10的构成的图。断电检测电路10包括：带隙基准(Band Gap Reference，BGR)电路30，基于供给电压VCC而生成基准电压VREFI；修整电路40，生成基于修整信号TR_VREF来对基准电压VREFI进行调整而得的基准电压VREF；电阻分割电路50，在节点N生成对供给电压VCC进行电阻分割而得的内部电压VCC_DIV；以及比较器60，将基准电压VREFI与内部电压VCC_DIV进行比较，在检测到VCC_DIV＜VREFI时输出L电平的重置信号PDDRST。
在供给电压VCC下降至断电检测电平时，检测到VREFI＞VCC_DIV，比较器60输出转移为L电平的重置信号PDDRST。利用比较器60的检测电路是为了抑制待机模式时的消耗电流而比较简单地构成，即对比较器60的反相输入(-)直接输入BGR电路30的基准电压VRFI，对非反相输入(+)输入内部电压VCC_DIV。另外，将由修整电路40生成的基准电压VREF用作闪速存储器的外围电路的基准电压。
在图3中示出了BGR电路30的一例。BGR电路30在供给电压VCC与接地(Ground，GND)之间包括第一电流路径及第二电流路径，在第一电流路径包括串联连接的P沟道金属氧化物半导体(P channel Metal Oxide Semiconductor，PMOS)晶体管P1、电阻R1、二极管D1，在第二电流路径包括串联连接的PMOS晶体管P2、电阻R2、电阻R、二极管D2(二极管D1的电流密度是二极管D2的n倍)，BGR电路30还包括差动放大电路AMP，所述差动放大电路AMP在反相输入端子(-)连接有将电阻R1与二极管D1连接的节点VN，在非反相输入端子(+)连接有将电阻R2与电阻R连接的节点VP，将输出端子共用连接于晶体管P1、晶体管P2的栅极。差动放大电路AMP以晶体管Q1的正向电压与对晶体管Q2的正向电压加上电阻R中产生的电压而得的电压相等的方式对输出电压进行调整，并从输出节点输出基准电压VREFI。
BGR电路30生成不依赖于供给电压VCC的变动或操作温度的基准电压VREFI，但基准电压VREFI因BGR电路30的制造偏差等而变动。因此，修整电路40利用熔丝单元中所保存的修整信号TR_VREF来对基准电压VREFI进行调整，而生成最终的基准电压VREF，并将其提供给内部电路。
图4是断电检测电路10的理想的操作波形。例如，供给电压VCC为1.8V，BGR电路30的基准电压VREFI为1.2V，断电检测电平为1.3V。当在时刻t1供给电压VCC下降时，内部电压VCC_DIV与其相应地下降。当在时刻t2供给电压VCC下降至1.3V时，内部电压VCC_DIV与基准电压VREFI交叉，即，利用比较器60检测到内部电压VCC_DIV低于基准电压VREFI，比较器60输出从H电平转移为L电平的重置信号PDDRST。
当断电检测电平比设想过高时，由于供给电压VCC的下降而频繁地检测到断电，会导致重复重置执行。相反，当断电检测电平比设想过低时，即使供给电压VCC降低，也不会检测到断电，而会引起错误操作等。因此，会需要通过元件的制造偏差或操作条件等因素来对断电检测电平进行调整。举例来言，在图2所示的构成中，由于对比较器60的输入直接输入基准电压VREFI，因此若要变更断电检测电平，必须变更BGR电路30的基准电压VREFI。例如，在将断电检测电平调整为低于1.3V的1.2V的情况下，需要将BGR电路30的基准电压VREFI从1.2V变更为1.1V，在供给电压VCC下降至1.2V时，利用比较器60检测到内部电压VCC_DIV低于基准电压VREFI。
然而，变更BGR电路30的基准电压VREFI会使比较器60产生温度依赖性。BGR电路30以使由二极管或晶体管产生的负温度特性及由电阻产生的正温度特性平衡的方式进行电路设计，以使基准电压VREFI不产生温度依赖。因此，在BGR电路中，例如当要改变电阻而任意地变更基准电压VREFI时，基准电压VREFI产生温度依赖。
图5是表示基准电压的温度依赖性的图，且表示以生成1.2V作为基准电压VREFI的方式进行电路设计的例子。可知若基准电压VREFI为1.2V，则从低温到高温几乎是平坦的电压，几乎没有温度依赖性。然而，当基准电压VREFI比1.2V低时，电阻的正温度依赖性变弱，其结果，基准电压VREFI具有负温度依赖性。因此，直接输入基准电压VREFI的比较器60的检测电平产生温度依赖，其结果，在操作温度低时及操作温度高时，断电检测电平不同，从而导致断电检测的操作不稳定。
发明内容
本发明解决此种现有的问题，且其目的在于提供一种能够抑制温度依赖性同时对断电检测电平进行调整的断电检测电路及半导体存储装置。
本发明的断电检测电路包括：基准电压生成电路，基于供给电压而生成经温度补偿的基准电压；生成电路，对所述基准电压进行调整，而生成低于所述基准电压的断电检测用的基准电压；内部电压生成电路，生成低于所述供给电压的第一内部电压；以及第一检测电路，对所述第一内部电压比所述断电检测用的基准电压低的情况进行检测。
本发明的半导体存储装置包括：前述记载的断电检测电路；以及执行部件，响应于所述断电检测电路的所述第一检测电路的检测结果，执行断电操作。
根据本发明，根据经温度补偿的基准电压生成断电检测用的基准电压，因此可抑制温度依赖性同时对断电检测电平进行调整。
附图说明
图1是说明闪速存储器的断电检测操作的图，
图2是表示现有的断电检测电路的构成的图，
图3是表示BGR电路的一般的构成的图，
图4是表示现有的断电检测电路的理想的操作波形图，
图5是表示BGR电路的基准电压的温度依赖性的图，
图6是表示本发明实施例的闪速存储器的内部构成的框图，
图7是表示本发明第一实施例的断电检测电路的构成的图，
图8是表示本发明第一实施例的断电检测电路的操作波形图，
图9是表示本实施例的修整电路的一例的图，
图10的(A)、图10的(B)是表示本发明第一实施例的断电检测电路的温度依赖性的图，
图11是表示本发明第二实施例的断电检测电路的构成的图，
图12的(A)是表示BGR电路的基准电压降低时的断电检测电路的操作波形图，图12的(B)是表示本发明第二实施例的断电检测电路的操作波形图。
具体实施方式
接着，参照附图对本发明的实施方式详细地进行说明。本发明的半导体存储装置可应用于NAND型或或非(NOR)型的闪速存储器、电阻变化型存储器、磁变化型存储器等非易失性存储器、或者嵌入此种非易失性存储器的微处理器、微控制器、逻辑、专用集成电路(Application Specific Integrated Circuit，ASIC)、对图像或声音进行处理的处理器、对无线信号等信号进行处理的处理器等。在以下的说明中，例示NAND型的闪速存储器。
将本发明的实施例的闪速存储器的概略构成示于图6。本实施例的闪速存储器100包括：存储单元阵列110，呈矩阵状地排列有多个存储单元；输入输出缓冲器120，连接于外部输入输出端子I/O；地址寄存器130，从输入输出缓冲器120接收地址数据；控制器140，从输入输出缓冲器120接收命令数据等来对各部进行控制；字线选择电路150，基于来自地址寄存器130的行地址信息Ax的解码结果来进行块的选择及字线的选择等；页缓冲器/读出电路160，保持从由字线选择电路150所选择的页读出的数据，或者保持应编程至所选择的页的数据；列选择电路170，基于来自地址寄存器130的列地址信息Ay的解码结果来选择列等；断电检测电路180，对供给至电源端子的供给电压VCC进行监测，在检测到供给电压VCC下降至检测电平时输出重置信号PDDRST；以及操作电压产生电路190，生成数据的读出、编程及擦除等各种操作所需要的各种电压(编程电压Vpgm、通过电压Vpass、读出电压Vread、擦除电压Vers等)。
存储单元阵列110具有沿列方向配置的m个块BLK(0)、BLK(1)、…、BLK(m-1)。在一个块形成有多个NAND串，一个NAND串是将多个存储单元(例如64个)、位线侧选择晶体管、及源极线侧选择晶体管串联连接而构成。位线侧选择晶体管的漏极连接于对应的一个位线，源极线侧选择晶体管的源极连接于共用的源极线。NAND串既可二维地形成于基板表面上，也可三维地形成于基板表面上。另外，存储单元既可为存储一个位的单层单元(SingleLevel Cell，SLC)型，也可为存储多个位的多层单元(Multi-Level Cell，MLC)型。
在读出操作时，对位线施加某正电压，对选择字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，使位线侧选择晶体管及源极线侧选择晶体管导通，对共用源极线施加0V。在编程操作时，对选择字线施加高电压的编程电压Vpgm(15V～20V)，对非选择字线施加中间电位(例如10V)，使位线侧选择晶体管接通，使源极线侧选择晶体管断开，将与“0”或“1”的数据相应的电位供给至位线。在擦除操作时，对块内的选择字线施加0V，对P阱(well)施加高电压(例如20V)。
断电检测电路180当检测到供给电压VCC下降至断电检测电平时，对控制器140输出从H电平转移为L电平的重置信号PDDRST。控制器140响应于重置信号PDDRST，根据从只读存储器(Read Only Memory，ROM)/随机存取存储器(Random Access Memory，RAM)读出的码执行断电操作。在断电操作中，例如进行包括控制器140的内部电路的重置、或操作电压产生电路190中所包括的电荷泵电路的停止等。
在图7中示出了本发明第一实施例的断电检测电路180的内部构成。图中，对与图2所示的断电检测电路10相同的构成标注相同的参照编号。本实施例的断电检测电路180不仅包括图2所示的构成，还包括修整电路182，所述修整电路182基于BGR电路30的基准电压VREFI而生成断电检测用的基准电压VREFPDD(以下称为PD检测用基准电压)。修整电路182基于断电检测用的修整信号TR_VREFPDD(以下称为PD检测用修整信号)来对基准电压VREFI进行调整，而生成温度依赖性得到抑制的PD检测用基准电压VREFPDD(VREFPDD＜VREFI)。另外，电阻分割电路50A包括连接于供给电压VCC与GND之间的电阻梯，在节点N生成对供给电压VCC进行电阻分割而得的内部电压VCC_DIV。在本实施例中，使用低于基准电压VREFI的PD检测用基准电压VREFPDD来进行断电检测。因此，在供给电压VCC下降至断电检测电平时，调整内部电压VCC_DIV以使比较器60检测到VCC_DIV＜VREFPDD。
修整电路182无特别限定，但例如包括生成与PD检测用修整信号TR_VREFPDD相应的模拟电压的数模转换器(Digital Analog Converter，DAC)(可变电阻)。在图8中示出了修整电路182的一例。在连接于基准电压VREFI与GND之间的电阻梯的多个抽头(tap)间连接有开关SW1、开关SW2～开关SWn。PD检测用修整信号TR_VREFPDD包括修整码(例如3位)，使利用修整码选择的一个或多个开关SW1～SWn接通，从输出节点N1输出PD检测用基准电压VREFPDD。
特别说明的是，供给至修整电路182的基准电压VREFI是由BGR电路30生成的经温度补偿的电压，为温度依赖性得到抑制的电压。本发明接着通过根据基准电压VREFI生成PD检测用基准电压VREFPDD，可使PD检测用基准电压VREFPDD的温度依赖性得到抑制，进而使比较器60可进行没有温度依赖性的断电检测。PD检测用修整信号TR_VREFPDD与用于对基准电压VREF进行调整而输入至修整电路40的修整信号TR_VREF同样地，保存于存储单元阵列110的熔丝存储器，这些修整信号在电源接通时或上电检测时从熔丝存储器读出至控制器140的寄存器。
在图9中示出了本实施例的断电检测电路的操作波形。当在时刻t1供给电压VCC因噪声或者峰值电流等某些因素而下降时，对供给电压VCC进行电阻分割而得的内部电压VCC_DIV也同样地下降。当在时刻t2供给电压VCC达到断电检测电平时，比较器60检测到内部电压VCC_DIV比PD检测用基准电压VREFPDD低(VCC_DIV＜VREFPDD)，输出转移为L电平的重置信号PDDRST。PD检测用基准电压VREFPDD的由虚线表示的范围h1表示能够利用PD检测用修整信号TR_VREFPDD来对PD检测用基准电压进行调整的范围，断电检测电平的虚线的范围h2表示与PD检测用基准电压VREFPDD的调整范围对应的断电检测电平的能够调整的范围。例如，在供给电压VCC为1.8V、基准电压VREFI为1.2V时，可通过将PD检测用基准电压VREFPDD调整为1.1V而将断电检测电平从1.3V变更为1.2V。
图10的(A)表示基准电压VREFI的温度依赖性，图10的(B)表示PD检测用基准电压VREFPDD的温度依赖性。由BGR电路30生成的基准电压VREFI(例如1.2V)是经温度补偿的电压。对此种基准电压VREFI进行调整而得的PD检测用基准电压VREFPDD仍是温度依赖性得到抑制的电压。如图5所示，变更为1.1V或1.0V的基准电压VREFI具有温度依赖性，与此相对，如图10的(B)所示，调整为1.1V或1.0V的PD检测用基准电压VREFPDD的温度依赖性得到抑制。由此，比较器60可不依赖于操作温度而进行稳定的断电检测。另外，修整电路182是独立于修整电路40以断电检测用途来设置，因此可不受到修整电路40的限制而各别地对断电检测电平进行调整。
接着，对本发明的第二实施例进行说明。当BGR电路30因供给电压VCC的下降而在低电压下操作时，有可能输出低于所期待的基准电压VREFI的电压。例如，在以生成1.2V的基准电压VREFI的方式进行设计时，当供给电压VCC下降至1.3V左右的断电检测电平时，基准电压VREFI有时低于1.2V。于是，尽管供给电压VCC下降至断电检测电平，比较器60也无法检测到VCC_DIV＜VREFPDD，从而产生无法适当地执行重置操作的情况。
将所述情况示于图12的(A)。在时刻t1，供给电压VCC下降，内部电压VCC_DIV与其相应地下降。在时刻t2，供给电压VCC下降至断电检测电平。在时刻t2之前的时刻t1A，BGR电路30的操作不稳定，基准电压VREFI开始降低，同时PD检测用基准电压VREFPDD也降低。其结果，在时刻t2，PD检测用基准电压VREFPDD与内部电压VCC_DIV不交叉，而无法检测到内部电压VCC_DIV的下降。
第二实施例解决此种情况。图11表示本发明第二实施例的断电检测电路180A的构成，对与图7相同的构成标注相同的参照编号。本实施例的断电检测电路180A还包括：比较器60A，对供给电压VCC下降至一定电平的情况进行检测；切换电路200，基于比较器60A的检测结果，将供给至BGR电路30的电压从供给电压VCC切换为经升压的电压VXX；以及升压电路210，生成对供给电压VCC进行升压而得的升压电压VXX。升压电路210例如包括电荷泵电路，升压电路210可用于闪速存储器100的读出、编程、擦除等的操作，也可专用地设置于断电检测电路180A。
本实施例的电阻分割电路50B在节点N1生成第一内部电压VCC_DIV1，进而在节点N2生成第二内部电压VCC_DIV2。第一内部电压VCC_DIV1与第一实施例的内部电压VCC_DIV相同。第二内部电压VCC_DIV2是用于在供给电压VCC下降至断电检测电平之前对供给电压VCC下降至一定电平的情况进行检测的电压，且具有VCC_DIV2＜VCC_DIV1的关系。比较器60A中，将PD检测用基准电压VREFPDD与第二内部电压VCC_DIV2进行比较，当检测到VCC_DIV2＜VREFPDD时，输出转移为L电平的检测信号DET。
切换电路200包括：P型的晶体管PMOS1，连接于供给电压VCC与BGR电路30的电压供给节点VCC_BGR之间；P型的晶体管PMOS2，连接于升压电路210的输出与电压供给节点VCC_BGR之间；以及反相器IN，输入从比较器60输出的检测信号DET。对晶体管PMOS1的栅极施加反相器IN的输出，对晶体管PMOS2的栅极施加检测信号DET。在VCC_DIV2＞VREFPDD的期间，比较器60A输出H电平的检测信号DET，在所述期间，晶体管PMOS1导通，晶体管PMOS2不导通，对BGR电路30供给供给电压VCC。当利用比较器60A检测到VCC_DIV2＜VREFPDD时，检测信号DET转移为L电平，晶体管PMOS1不导通，晶体管PMOS2导通，对BGR电路30供给由升压电路210生成的升压电压VXX。
在图12的(B)中示出了本实施例的断电检测电路的操作波形。当在时刻t1供给电压VCC下降时，电压供给节点VCC_BGR的电压、第一内部电压VCC_DIV1及第二内部电压VCC_DIV2也与其相应地下降。当在时刻t2供给电压VCC下降至切换检测电平时，比较器60A检测到VCC_DIV2＜VREFPDD，输出从H电平转移为L电平的检测信号DET。切换电路200响应于检测信号DET而使晶体管PMOS1断开，使晶体管PMOS2接通，从而对电压供给节点VCC_BGR供给升压电压VXX。然后，即使供给电压VCC进一步下降(由虚线表示)，电压供给节点VCC_BGR的电压(由实线表示)因受到来自升压电压VXX的充电而不会立即下降，而是在一定期间保持某程度的电位。通过抑制电压供给节点VCC_BGR的电压的降低，在所述期间，BGR电路30的操作稳定，并生成所期待的基准电压VREFI，修整电路180也同样地生成所期待的PD检测用基准电压VREFPDD。
当在时刻t3供给电压VCC下降至断电检测电平时，比较器60检测到VCC_DIV1＜VREFPDD，输出从H电平转移为L电平的重置信号PDDRST。
如上所述，根据本实施例，利用升压电压VXX保证供给电压VCC降低时的BGR电路30的操作，因此可抑制基准电压VREFI的降低，确实地检测到供给电压VCC达到断电检测电平。
以上对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求记载的发明的主旨范围内进行各种变形及变更。

Claims (11)

1.一种断电检测电路，包括：
基准电压生成电路，基于供给电压而生成经温度补偿的基准电压；
生成电路，对所述基准电压进行调整而生成低于所述基准电压的断电检测用的基准电压；
内部电压生成电路，生成低于所述供给电压的第一内部电压；以及
第一检测电路，对所述第一内部电压比所述断电检测用的基准电压低的情况进行检测。
2.根据权利要求1所述的断电检测电路，其中所述基准电压生成电路包括带隙基准电路。
3.根据权利要求1所述的断电检测电路，其中所述断电检测电路还包括：
第二检测电路，对低于所述第一内部电压的第二内部电压比所述断电检测用的基准电压低的情况进行检测；以及
切换电路，基于所述第二检测电路的检测结果，将施加至所述基准电压生成电路的所述供给电压切换为由升压电路生成的升压电压。
4.根据权利要求3所述的断电检测电路，其中所述第二内部电压由所述内部电压生成电路生成。
5.根据权利要求1至4中任一项所述的断电检测电路，其中所述生成电路基于预先准备的修整信号，而生成所述断电检测用的基准电压。
6.根据权利要求5所述的断电检测电路，其中所述修整信号在电源接通时从非易失性存储电路读出并且供给至所述生成电路。
7.根据权利要求1所述的断电检测电路，其中所述第一检测电路包括将所述第一内部电压与所述断电检测用的基准电压进行比较的比较器。
8.根据权利要求3所述的断电检测电路，其中所述第二检测电路包括将所述第二内部电压与所述断电检测用的基准电压进行比较的比较器。
9.一种半导体存储装置，包括：
如权利要求1至8中任一项所述的断电检测电路；以及
执行部件，响应于所述断电检测电路的所述第一检测电路的检测结果，执行断电操作。
10.根据权利要求9所述的半导体存储装置，其中所述断电操作包括电路的重置。
11.根据权利要求9所述的半导体存储装置，其中由所述基准电压生成电路生成的基准电压通过不同的修整电路加以调整，经调整的所述基准电压供给至内部电路。
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