TW202143238A - 斷電檢測電路及半導體儲存裝置 - Google Patents

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Abstract

本發明提供一種斷電檢測電路及半導體儲存裝置，能夠抑制溫度依賴性同時對斷電檢測準位進行調整。本發明的斷電檢測電路（180）包括：BGR電路（30），基於供給電壓（VCC）而生成基準電壓（VREFI）；修整電路（182），基於修整信號來對基準電壓（VREFI）進行調整，而生成斷電檢測用的基準電壓（VREFPDD）；電阻分割電路（50A），生成低於供給電壓（VCC）的內部電壓（VCC_DIV）；以及比較器（60），對內部電壓（VCC_DIV）比斷電檢測用的基準電壓（VREFPDD）低的情況進行檢測並輸出重置信號（PDDRST）。

Description

斷電檢測電路及半導體儲存裝置
本發明涉及一種快閃記憶體等半導體儲存裝置，且特別涉及供給電壓的下降的檢測（斷電檢測）。
反及（NAND）型快閃記憶體使用熔絲單元，以便保存用於讀出、編程、抹除等的電壓的設定及使用者的選項等設定資訊。熔絲單元例如設定於儲存單元陣列內的使用者無法訪問的儲存區域。快閃記憶體在電源接通時，作為上電操作，從熔絲單元讀出設定資訊，並將其載入至內部暫存器。上電操作結束後，控制器基於內部暫存器中所保持的設定資訊，對各種操作進行控制。
在快閃記憶體的忙模式中，當因雜訊、峰值消耗電流等而產生從外部端子供給的供給電壓VCC的下降時，元件無法準確地運行。為了避免此種情況，快閃儲存器具有基於對供給電壓VCC的下降進行檢測的斷電檢測電路的重置功能。
如圖1所示，斷電檢測電路10當檢測到供給電壓VCC下降至檢測準位時，對中央處理器（Central Processing Unit，CPU）或邏輯電路等內部電路20輸出重置信號PDDRST。內部電路20當接收到重置信號PDDRST後，執行斷電操作，停止電荷泵電路的操作，或者進行CPU或邏輯電路等的重置。
圖2是表示現有的斷電檢測電路10的構成的圖。斷電檢測電路10包括：能隙基準（Band Gap Reference，BGR）電路30，基於供給電壓VCC而生成基準電壓VREFI；修整電路40，生成基於修整信號TR_VREF來對基準電壓VREFI進行調整而得的基準電壓VREF；電阻分割電路50，在節點N生成對供給電壓VCC進行電阻分割而得的內部電壓VCC_DIV；以及比較器60，將基準電壓VREFI與內部電壓VCC_DIV進行比較，在檢測到VCC_DIV＜VREFI時輸出L準位的重置信號PDDRST。
在供給電壓VCC下降至斷電檢測準位時，檢測到VREFI＞VCC_DIV，比較器60輸出轉移為L準位的重置信號PDDRST。利用比較器60的檢測電路是為了抑制待機模式時的消耗電流而比較簡單地構成，即對比較器60的反相輸入（-）直接輸入BGR電路30的基準電壓VRFI，對非反相輸入（+）輸入內部電壓VCC_DIV。另外，將由修整電路40生成的基準電壓VREF用作快閃記憶體的週邊電路的基準電壓。
在圖3中示出了BGR電路30的一例。BGR電路30在供給電壓VCC與接地（Ground，GND）之間包括第一電流路徑及第二電流路徑，在第一電流路徑包括串聯連接的P溝道金屬氧化物半導體（P channel Metal Oxide Semiconductor，PMOS）電晶體P1、電阻R1、二極體D1，在第二電流路徑包括串聯連接的PMOS電晶體P2、電阻R2、電阻R、二極體D2（二極體D1的電流密度是二極體D2的n倍），BGR電路30還包括差動放大電路AMP，所述差動放大電路AMP在反相輸入端子（-）連接有將電阻R1與二極體D1連接的節點VN，在非反相輸入端子（+）連接有將電阻R2與電阻R連接的節點VP，將輸出端子共用連接於電晶體P1、電晶體P2的閘極。差動放大電路AMP以電晶體Q1的正向電壓與對電晶體Q2的正向電壓加上電阻R中產生的電壓而得的電壓相等的方式對輸出電壓進行調整，並從輸出節點輸出基準電壓VREFI。
BGR電路30生成不依賴於供給電壓VCC的變動或操作溫度的基準電壓VREFI，但基準電壓VREFI因BGR電路30的製造偏差等而變動。因此，修整電路40利用熔絲單元中所保存的修整信號TR_VREF來對基準電壓VREFI進行調整，而生成最終的基準電壓VREF，並將其提供給內部電路。
圖4是斷電檢測電路10的理想的操作波形。例如，供給電壓VCC為1.8V，BGR電路30的基準電壓VREFI為1.2V，斷電檢測準位為1.3V。當在時刻t1供給電壓VCC下降時，內部電壓VCC_DIV與其相應地下降。當在時刻t2供給電壓VCC下降至1.3V時，內部電壓VCC_DIV與基準電壓VREFI交叉，即，利用比較器60檢測到內部電壓VCC_DIV低於基準電壓VREFI，比較器60輸出從H準位轉移為L準位的重置信號PDDRST。
當斷電檢測準位比設想過高時，由於供給電壓VCC的下降而頻繁地檢測到斷電，會導致重複重置執行。相反，當斷電檢測準位比設想過低時，即使供給電壓VCC降低，也不會檢測到斷電，而會引起錯誤操作等。因此，會需要根據元件的製造偏差或操作條件等因素來對斷電檢測準位進行調整。舉例而言，在圖2所示的構成中，由於對比較器60的輸入直接輸入基準電壓VREFI，因此若要變更斷電檢測準位，必須變更BGR電路30的基準電壓VREFI。例如，在將斷電檢測準位調整為低於1.3V的1.2V的情況下，需要將BGR電路30的基準電壓VREFI從1.2V變更為1.1V，在供給電壓VCC下降至1.2V時，利用比較器60檢測到內部電壓VCC_DIV低於基準電壓VREFI。
然而，變更BGR電路30的基準電壓VREFI會使比較器60產生溫度依賴性。BGR電路30以使由二極體或電晶體產生的負溫度特性及由電阻產生的正溫度特性平衡的方式進行電路設計，以使基準電壓VREFI不產生溫度依賴。因此，在BGR電路中，例如當要改變電阻而任意地變更基準電壓VREFI時，基準電壓VREFI產生溫度依賴。
圖5是表示基準電壓的溫度依賴性的圖，且表示以生成1.2V作為基準電壓VREFI的方式進行電路設計的例子。可知若基準電壓VREFI為1.2V，則從低溫到高溫幾乎是平坦的電壓，幾乎沒有溫度依賴性。然而，當基準電壓VREFI比1.2V低時，電阻的正溫度依賴性變弱，其結果，基準電壓VREFI具有負溫度依賴性。因此，直接輸入基準電壓VREFI的比較器60的檢測準位產生溫度依賴，其結果，在操作溫度低時及操作溫度高時，斷電檢測準位不同，從而導致斷電檢測的操作不穩定。
本發明解決此種現有的問題，且其目的在於提供一種能夠抑制溫度依賴性同時對斷電檢測準位進行調整的斷電檢測電路及半導體儲存裝置。
本發明的斷電檢測電路包括：基準電壓生成電路，基於供給電壓而生成經溫度補償的基準電壓；生成電路，對所述基準電壓進行調整，而生成低於所述基準電壓的斷電檢測用的基準電壓；內部電壓生成電路，生成低於所述供給電壓的第一內部電壓；以及第一檢測電路，對所述第一內部電壓比所述斷電檢測用的基準電壓低的情況進行檢測。
本發明的半導體儲存裝置包括：前述記載的斷電檢測電路；以及執行部件，回應於所述斷電檢測電路的所述第一檢測電路的檢測結果，執行斷電操作。
根據本發明，根據經溫度補償的基準電壓生成斷電檢測用的基準電壓，因此可抑制溫度依賴性同時對斷電檢測準位進行調整。
接著，參照圖式對本發明的實施方式詳細地進行說明。本發明的半導體儲存裝置可應用於NAND型或反或（NOR）型的快閃記憶體、電阻變化型記憶體、磁變化型記憶體等非揮發性記憶體、或者嵌入此種非揮發性記憶體的微處理器、微控制器、邏輯、專用積體電路（Application Specific Integrated Circuit，ASIC）、對圖像或聲音進行處理的處理器、對無線信號等信號進行處理的處理器等。在以下的說明中，例示NAND型的快閃記憶體。
將本發明的實施例的快閃記憶體的概略構成示於圖6。本實施例的快閃記憶體100包括：儲存單元陣列110，呈矩陣狀地排列有多個儲存單元；輸入輸出緩衝器120，連接於外部輸入輸出端子I/O；位址暫存器130，從輸入輸出緩衝器120接收位址資料；控制器140，從輸入輸出緩衝器120接收命令資料等來對各部進行控制；字元線選擇電路150，基於來自位址暫存器130的列位址資訊Ax的解碼結果來進行塊的選擇及字元線的選擇等；頁緩衝器/讀出電路160，保持從由字元線選擇電路150所選擇的頁讀出的資料，或者保持應編程至所選擇的頁的資料；行選擇電路170，基於來自位址暫存器130的行位址資訊Ay的解碼結果來選擇行等；斷電檢測電路180，對供給至電源端子的供給電壓VCC進行監測，在檢測到供給電壓VCC下降至檢測準位時輸出重置信號PDDRST；以及操作電壓產生電路190，生成資料的讀出、編程及抹除等各種操作所需要的各種電壓（編程電壓Vpgm、通過電壓Vpass、讀出電壓Vread、抹除電壓Vers等）。
儲存單元陣列110具有沿行方向配置的m個塊BLK（0）、BLK（1）、…、BLK（m-1）。在一個塊形成有多個NAND串，一個NAND串是將多個儲存單元（例如64個）、位元線側選擇電晶體、及源極線側選擇電晶體串聯連接而構成。位元線側選擇電晶體的漏極連接於對應的一個位元線，源極線側選擇電晶體的源極連接於共用的源極線。NAND串既可二維地形成於基板表面上，也可三維地形成於基板表面上。另外，儲存單元既可為儲存一個位元的單層單元（Single Level Cell，SLC）型，也可為儲存多個位元的多層單元（Multi-Level Cell，MLC）型。
在讀出操作時，對位元線施加某正電壓，對選擇字元線施加某電壓（例如0V），對非選擇字元線施加通過電壓Vpass（例如4.5V），使位元線側選擇電晶體及源極線側選擇電晶體導通，對共用源極線施加0V。在編程操作時，對選擇字元線施加高電壓的編程電壓Vpgm（15V～20V），對非選擇字元線施加中間電位（例如10V），使位元線側選擇電晶體接通，使源極線側選擇電晶體斷開，將與“0”或“1”的資料相應的電位供給至位元線。在抹除操作時，對塊內的選擇字元線施加0V，對P阱（well）施加高電壓（例如20V）。
斷電檢測電路180當檢測到供給電壓VCC下降至斷電檢測準位時，對控制器140輸出從H準位轉移為L準位的重置信號PDDRST。控制器140回應於重置信號PDDRST，根據從唯讀記憶體（Read Only Memory，ROM）/隨機存取記憶體（Random Access Memory，RAM）讀出的碼執行斷電操作。在斷電操作中，例如進行包括控制器140的內部電路的重置、或操作電壓產生電路190中所包括的電荷泵電路的停止等。
在圖7中示出了本發明第一實施例的斷電檢測電路180的內部構成。圖中，對與圖2所示的斷電檢測電路10相同的構成標注相同的參照編號。本實施例的斷電檢測電路180不僅包括圖2所示的構成，還包括修整電路182，所述修整電路182基於BGR電路30的基準電壓VREFI而生成斷電檢測用的基準電壓VREFPDD（以下稱為PD檢測用基準電壓）。修整電路182基於斷電檢測用的修整信號TR_VREFPDD（以下稱為PD檢測用修整信號）來對基準電壓VREFI進行調整，而生成溫度依賴性得到抑制的PD檢測用基準電壓VREFPDD（VREFPDD＜VREFI）。另外，電阻分割電路50A包括連接於供給電壓VCC與GND之間的電阻梯，在節點N生成對供給電壓VCC進行電阻分割而得的內部電壓VCC_DIV。在本實施例中，使用低於基準電壓VREFI的PD檢測用基準電壓VREFPDD來進行斷電檢測。因此，在供給電壓VCC下降至斷電檢測準位時，調整內部電壓VCC_DIV以使比較器60檢測到VCC_DIV＜VREFPDD。
修整電路182無特別限定，但例如包括生成與PD檢測用修整信號TR_VREFPDD相應的類比電壓的數模轉換器（Digital Analog Converter，DAC）（可變電阻）。在圖8中示出了修整電路182的一例。在連接於基準電壓VREFI與GND之間的電阻梯的多個抽頭（tap）間連接有開關SW1、開關SW2～開關SWn。PD檢測用修整信號TR_VREFPDD包括修整碼（例如3位元），使利用修整碼選擇的一個或多個開關SW1～SWn接通，從輸出節點N1輸出PD檢測用基準電壓VREFPDD。
特別說明的是，供給至修整電路182的基準電壓VREFI是由BGR電路30生成的經溫度補償的電壓，為溫度依賴性得到抑制的電壓。本發明接著通過根據基準電壓VREFI生成PD檢測用基準電壓VREFPDD，可使PD檢測用基準電壓VREFPDD的溫度依賴性得到抑制，進而使比較器60可進行沒有溫度依賴性的斷電檢測。PD檢測用修整信號TR_VREFPDD與用於對基準電壓VREF進行調整而輸入至修整電路40的修整信號TR_VREF同樣地，保存於儲存單元陣列110的熔絲記憶體，這些修整信號在電源接通時或上電檢測時從熔絲記憶體讀出至控制器140的暫存器。
在圖9中示出了本實施例的斷電檢測電路的操作波形。當在時刻t1供給電壓VCC因雜訊或者峰值電流等某些因素而下降時，對供給電壓VCC進行電阻分割而得的內部電壓VCC_DIV也同樣地下降。當在時刻t2供給電壓VCC達到斷電檢測準位時，比較器60檢測到內部電壓VCC_DIV比PD檢測用基準電壓VREFPDD低（VCC_DIV＜VREFPDD），輸出轉移為L準位的重置信號PDDRST。PD檢測用基準電壓VREFPDD的由虛線表示的範圍h1表示能夠利用PD檢測用修整信號TR_VREFPDD來對PD檢測用基準電壓進行調整的範圍，斷電檢測準位的虛線的範圍h2表示與PD檢測用基準電壓VREFPDD的調整範圍對應的斷電檢測準位的能夠調整的範圍。例如，在供給電壓VCC為1.8V、基準電壓VREFI為1.2V時，可通過將PD檢測用基準電壓VREFPDD調整為1.1V而將斷電檢測準位從1.3V變更為1.2V。
圖10的（A）表示基準電壓VREFI的溫度依賴性，圖10的（B）表示PD檢測用基準電壓VREFPDD的溫度依賴性。由BGR電路30生成的基準電壓VREFI（例如1.2V）是經溫度補償的電壓。對此種基準電壓VREFI進行調整而得的PD檢測用基準電壓VREFPDD仍是溫度依賴性得到抑制的電壓。如圖5所示，變更為1.1V或1.0V的基準電壓VREFI具有溫度依賴性，與此相對，如圖10的（B）所示，調整為1.1V或1.0V的PD檢測用基準電壓VREFPDD的溫度依賴性得到抑制。由此，比較器60可不依賴於操作溫度而進行穩定的斷電檢測。另外，修整電路182是獨立於修整電路40以斷電檢測用途來設置，因此可不受到修整電路40的限制而各別地對斷電檢測準位進行調整。
接著，對本發明的第二實施例進行說明。當BGR電路30因供給電壓VCC的下降而在低電壓下操作時，有可能輸出低於所期待的基準電壓VREFI的電壓。例如，在以生成1.2V的基準電壓VREFI的方式進行設計時，當供給電壓VCC下降至1.3V左右的斷電檢測準位時，基準電壓VREFI有時低於1.2V。於是，儘管供給電壓VCC下降至斷電檢測準位，比較器60也無法檢測到VCC_DIV＜VREFPDD，從而產生無法適當地執行重置操作的情況。
將所述情況示於圖12的（A）。在時刻t1，供給電壓VCC下降，內部電壓VCC_DIV與其相應地下降。在時刻t2，供給電壓VCC下降至斷電檢測準位。在時刻t2之前的時刻t1A，BGR電路30的操作不穩定，基準電壓VREFI開始降低，同時PD檢測用基準電壓VREFPDD也降低。其結果，在時刻t2，PD檢測用基準電壓VREFPDD與內部電壓VCC_DIV不交叉，而無法檢測到內部電壓VCC_DIV的下降。
第二實施例解決此種情況。圖11表示本發明第二實施例的斷電檢測電路180A的構成，對與圖7相同的構成標注相同的參照編號。本實施例的斷電檢測電路180A還包括：比較器60A，對供給電壓VCC下降至一定準位的情況進行檢測；切換電路200，基於比較器60A的檢測結果，將供給至BGR電路30的電壓從供給電壓VCC切換為經升壓的電壓VXX；以及升壓電路210，生成對供給電壓VCC進行升壓而得的升壓電壓VXX。升壓電路210例如包括電荷泵電路，升壓電路210可用於快閃記憶體100的讀出、編程、抹除等的操作，也可專用地設置於斷電檢測電路180A。
本實施例的電阻分割電路50B在節點N1生成第一內部電壓VCC_DIV1，進而在節點N2生成第二內部電壓VCC_DIV2。第一內部電壓VCC_DIV1與第一實施例的內部電壓VCC_DIV相同。第二內部電壓VCC_DIV2是用於在供給電壓VCC下降至斷電檢測準位之前對供給電壓VCC下降至一定準位的情況進行檢測的電壓，且具有VCC_DIV2＜VCC_DIV1的關係。比較器60A中，將PD檢測用基準電壓VREFPDD與第二內部電壓VCC_DIV2進行比較，當檢測到VCC_DIV2＜VREFPDD時，輸出轉移為L準位的檢測信號DET。
切換電路200包括：P型的電晶體PMOS1，連接於供給電壓VCC與BGR電路30的電壓供給節點VCC_BGR之間；P型的電晶體PMOS2，連接於升壓電路210的輸出與電壓供給節點VCC_BGR之間；以及反相器IN，輸入從比較器60輸出的檢測信號DET。對電晶體PMOS1的閘極施加反相器IN的輸出，對電晶體PMOS2的閘極施加檢測信號DET。在VCC_DIV2＞VREFPDD的期間，比較器60A輸出H準位的檢測信號DET，在所述期間，電晶體PMOS1導通，電晶體PMOS2不導通，對BGR電路30供給供給電壓VCC。當利用比較器60A檢測到VCC_DIV2＜VREFPDD時，檢測信號DET轉移為L準位，電晶體PMOS1不導通，電晶體PMOS2導通，對BGR電路30供給由升壓電路210生成的升壓電壓VXX。
在圖12的（B）中示出了本實施例的斷電檢測電路的操作波形。當在時刻t1供給電壓VCC下降時，電壓供給節點VCC_BGR的電壓、第一內部電壓VCC_DIV1及第二內部電壓VCC_DIV2也與其相應地下降。當在時刻t2供給電壓VCC下降至切換檢測準位時，比較器60A檢測到VCC_DIV2＜VREFPDD，輸出從H準位轉移為L準位的檢測信號DET。切換電路200響應於檢測信號DET而使電晶體PMOS1斷開，使電晶體PMOS2接通，從而對電壓供給節點VCC_BGR供給升壓電壓VXX。然後，即使供給電壓VCC進一步下降（由虛線表示），電壓供給節點VCC_BGR的電壓（由實線表示）因受到來自升壓電壓VXX的充電而不會立即下降，而是在一定期間保持某程度的電位。通過抑制電壓供給節點VCC_BGR的電壓的降低，在所述期間，BGR電路30的操作穩定，並生成所期待的基準電壓VREFI，修整電路180也同樣地生成所期待的PD檢測用基準電壓VREFPDD。
當在時刻t3供給電壓VCC下降至斷電檢測準位時，比較器60檢測到VCC_DIV1＜VREFPDD，輸出從H準位轉移為L準位的重置信號PDDRST。
如上所述，根據本實施例，利用升壓電壓VXX保證供給電壓VCC降低時的BGR電路30的操作，因此可抑制基準電壓VREFI的降低，確實地檢測到供給電壓VCC達到斷電檢測準位。
以上對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，可在權利要求書記載的發明的主旨範圍內進行各種變形及變更。
10、180、180A:斷電檢測電路 20:內部電路 30:BGR電路 40、182:修整電路 50、50A、50B:電阻分割電路 60、60A:比較器 100:快閃記憶體 110:儲存單元陣列 120:輸入輸出緩衝器 130:位址暫存器 140:控制器 150:字元線選擇電路 160:頁緩衝器/讀出電路 170:行選擇電路 190:操作電壓產生電路 200:切換電路 210:升壓電路 AMP:差動放大電路 Ax:列位址資訊 Ay:行位址資訊 BLK（0）、BLK（1）、…、BLK（m-1）:塊 D1、D2:二極體 h1、h2:範圍 IN:反相器 N、N2、VN、VP:節點 N1:輸出節點（節點） P1、P2:PMOS電晶體（電晶體） PDDRST:重置信號 PMOS1、PMOS2:P型的電晶體（電晶體） R、R1、R2:電阻 SW1、SW2、…、SWn:開關 t1、t1A、t2、t3:時刻 TR_VREF:修整信號 TR_VREFPDD:PD檢測用修整信號 VCC:供給電壓 VCC_BGR:電壓供給節點 VCC_DIV:內部電壓 VCC_DIV1:第一內部電壓 VCC_DIV2:第二內部電壓 Vers:抹除電壓 Vpass:通過電壓 Vpgm:編程電壓 Vread:讀出電壓 VREF、VREFI:基準電壓 VREFPDD:PD檢測用基準電壓 VXX:升壓電壓
圖1是說明快閃記憶體的斷電檢測操作的圖。 圖2是表示現有的斷電檢測電路的構成的圖。 圖3是表示BGR電路的一般的構成的圖。 圖4是表示現有的斷電檢測電路的理想的操作波形圖。 圖5是表示BGR電路的基準電壓的溫度依賴性的圖。 圖6是表示本發明實施例的快閃記憶體的內部構成的框圖。 圖7是表示本發明第一實施例的斷電檢測電路的構成的圖。 圖8是表示本發明第一實施例的斷電檢測電路的操作波形圖。 圖9是表示本實施例的修整電路的一例的圖。 圖10的（A）、圖10的（B）是表示本發明第一實施例的斷電檢測電路的溫度依賴性的圖。 圖11是表示本發明第二實施例的斷電檢測電路的構成的圖。 圖12的（A）是表示BGR電路的基準電壓降低時的斷電檢測電路的操作波形圖，圖12的（B）是表示本發明第二實施例的斷電檢測電路的操作波形圖。
30:BGR電路
40:修整電路
50A:電阻分割電路
60:比較器
180:斷電檢測電路
182:修整電路
N:節點
PDDRST:重置信號
TR_VREF:修整信號
TR_VREFPDD:PD檢測用修整信號
VCC:供給電壓
VCC_DIV:內部電壓
VREF、VREFI:基準電壓
VREFPDD:PD檢測用基準電壓

Claims (11)

  1. 一種斷電檢測電路，包括： 基準電壓生成電路，基於供給電壓而生成經溫度補償的基準電壓； 生成電路，對所述基準電壓進行調整而生成低於所述基準電壓的斷電檢測用的基準電壓； 內部電壓生成電路，生成低於所述供給電壓的第一內部電壓；以及 第一檢測電路，對所述第一內部電壓比所述斷電檢測用的基準電壓低的情況進行檢測。
  2. 如請求項1所述的斷電檢測電路，其中所述基準電壓生成電路包括能隙基準電路。
  3. 如請求項1所述的斷電檢測電路，其中所述斷電檢測電路還包括： 第二檢測電路，對低於所述第一內部電壓的第二內部電壓比所述斷電檢測用的基準電壓低的情況進行檢測；以及 切換電路，基於所述第二檢測電路的檢測結果，將施加至所述基準電壓生成電路的所述供給電壓切換為由升壓電路生成的升壓電壓。
  4. 如請求項3所述的斷電檢測電路，其中所述第二內部電壓由所述內部電壓生成電路生成。
  5. 如請求項1至4中任一項所述的斷電檢測電路，其中所述生成電路基於預先準備的修整信號，而生成所述斷電檢測用的基準電壓。
  6. 如請求項5所述的斷電檢測電路，其中所述修整信號在電源接通時從非揮發性儲存電路讀出並且供給至所述生成電路。
  7. 如請求項1所述的斷電檢測電路，其中所述第一檢測電路包括將所述第一內部電壓與所述斷電檢測用的基準電壓進行比較的比較器。
  8. 如請求項3所述的斷電檢測電路，其中所述第二檢測電路包括將所述第二內部電壓與所述斷電檢測用的基準電壓進行比較的比較器。
  9. 一種半導體儲存裝置，包括： 如請求項1至8中任一項所述的斷電檢測電路；以及 執行部件，響應於所述斷電檢測電路的所述第一檢測電路的檢測結果，執行斷電操作。
  10. 如請求項9所述的半導體儲存裝置，其中所述斷電操作包括電路的重置。
  11. 如請求項9所述的半導體儲存裝置，其中由所述基準電壓生成電路生成的基準電壓通過不同的修整電路加以調整，經調整的所述基準電壓供給至內部電路。
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