TWI677867B

TWI677867B - 半導體元件

Info

Publication number: TWI677867B
Application number: TW108110530A
Authority: TW
Inventors: 細江由樹; Yuki Hosoe
Original assignee: 華邦電子股份有限公司; Winbond Electronics Corp.
Priority date: 2018-05-14
Filing date: 2019-03-26
Publication date: 2019-11-21
Also published as: TW201947590A; CN110491436A; CN110491436B; JP2019200825A; US20190348135A1; JP6522201B1; US10658052B2

Abstract

本揭露提供一種能夠在提高內部電壓之後調整內部電壓的半導體元件。快閃記憶體的內部電壓提升電路包括：用於根據外部供應的電源供應電壓產生內部電壓的內部電壓產生電路；用於比較內部電壓與參考電壓且在偵測到內部電壓大於參考電壓時產生致能訊號的判斷電路；以及能夠響應於致能訊號而操作的內部電路。響應於致能訊號的產生，判斷電路降低參考電壓以增加參考電壓與內部電壓之間的差異，且避免致能訊號在隨後調整內部電壓的期間被禁能。

Description

半導體元件

本揭露是有關於一種半導體元件（例如是快閃記憶體），且特別是有關於在啟動電源時內部電壓的產生等。

反及（NAND）型快閃記憶體利用熔絲單元（fuse cell）來儲存設定資訊，例如是用於讀取/寫入/抹除的電壓、使用者選項（user option）及其類似者。一般而言，熔絲單元是設置於記憶體胞元陣列內的儲存區中，且使用者無法存取此儲存區。在以電源啟動序列（power-on sequence）啟動電源時，快閃記憶體將儲存於熔絲單元中的設定資訊載入至配置暫存器（configuration register）或其類似者，並基於載入的設定資訊控制操作（operation）。

電源啟動時，操作電壓易不穩定，且內部電路或其類似者可能故障。為了解決上述問題，日本公開專利第2008-160399號公開了一種上電系統重置電路（power-on system reset circuit）。電源啟動時，上電系統重置電路停止已開始進行的序列、將系統重置直到電源供應穩定且一旦電源供應穩定時啟動系統。

圖1為繪示一習知快閃記憶體的內部電壓提升電路的內部配置方塊圖。內部電壓提升電路10包括用於依據外部電源供應電壓Vcc而產生內部電壓VI的內部電壓產生電路20，且包括用於比較由內部電壓產生電路20輸出的內部電壓VI與參考電壓Vref的判斷電路30。判斷電路30在例如是偵測到內部電壓VI等於或大於參考電壓Vref時輸出高位準的致能訊號EN。致能訊號EN為用以確保快閃記憶體的內部電路（例如鎖存電路、時脈電路等）操作的訊號，且內部電路因應致能訊號EN而變為可操作態（operable state）。即，致能訊號EN用於保證快閃記憶體的操作。

內部電壓提升電路10是操作於已施加電源供應電壓Vcc時或需要內部電壓時。也就是說，輸入電源供應電壓Vcc時或將來自於控制器的選擇訊號SEL宣告為電源供應電壓Vcc已輸入的狀態時，操作內部電壓產生電路20。

圖2繪示在施加電源供應電壓Vcc時內部電壓提升電路10的各部分的波形。在時間點t1施加電源供應電壓Vcc時，內部電壓產生電路20開始產生內部電壓VI，以提升而達到一目標電壓。偵測到內部電壓VI在時間點t2上升至參考電壓Vref時，判斷電路30輸出致能訊號EN。舉例而言，內部電壓VI的目標電壓為1.2 V，且參考電壓Vref為0.9 V。

由於半導體元件的製程變異，內部電壓產生電路20產生的內部電壓VI可能會無法達到目標電壓的位準。雖然在上述實例中，內部電壓VI到達目標電壓時，與參考電壓Vref之間具有0.3 V的差異（margin）。然而，當製程變異大時，內部電壓VI與參考電壓Vref間的差異可能會減少，使內部電壓提升電路10的操作變為不穩定。

因此，在產品出貨前，會在晶圓級、晶片級或封裝級的測試期間調整內部電壓產生電路20的內部電壓VI。此外，決定用於使內部電壓VI保持等於或接近目標電壓的調整資料，且將此決定的調整資料儲存於熔絲單元中。據此，內部電壓產生電路20經配置以具有依據外部提供的調整訊號TR調整內部電壓VI的功能。

圖3繪示在內部電壓VI經調整時各部分的波形。內部電壓VI的調整起始於在施加電源供應電壓Vcc且判斷電路30輸出致能訊號EN之後的時間點Tx。舉例而言，如圖3所示，內部電壓產生電路20依據調整訊號TR將內部電壓VI改變為電壓VIa、VIb、VIc。然而，在內部電壓VI調降至電壓VIa、VIb時，內部電壓VI會低於參考電壓Vref，致能訊號EN轉變為禁能狀態。於是，內部電路會重置、電源啟動序列會重啟，因而不能進行包括內部電壓的調整的測試。另一方面，若內部電壓VI被調整為不低於參考電壓Vref的VIc，則上述的調整被限縮在相當窄的區間內。

基於上述，本揭露提供了一種半導體元件，能夠在提高內部電壓之後調整內部電壓。

本揭露的半導體元件包括：內部電壓產生部，根據外部供應的電源供應電壓產生內部電壓；判斷部，比較內部電壓與參考電壓，且在內部電壓大於參考電壓時產生致能訊號；內部電路，能夠響應於致能訊號而操作；以及降壓部，響應於致能訊號的產生而降低參考電壓。

根據本揭露，由於參考電壓響應於致能訊號的產生而降低，可在致能訊號的產生之後增加內部電壓與參考電壓之間的差異。因此，內部電壓在產生致能訊號後被調整時，可避免內部電壓降至低於參考電壓，進而避免內部電壓於調整時因內部電路重置、電源啟動序列重啟而無法調整內部電壓的問題。再者，藉由增加內部電壓與參考電壓之間的差異，可確保適當的內部電壓調整範圍。為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

接下來，將參照圖式詳細說明本揭露的實施例。在本揭露的半導體元件具有依據外部提供的電源供應電壓Vcc產生內部電壓的功能之情況下，並不限制半導體元件的其他功能。下文以反及（NAND）型快閃記憶體作為上述半導體元件的實例。

圖4繪示本揭露的一實施例的快閃記憶體的配置。本實施例的快閃記憶體100包括：具有以陣列排列的多個記憶體胞元的記憶體陣列110、連接至外部輸入/輸出（input/output，I/O）端的I/O緩衝器120；用於從I/O緩衝器120接收位址資料的位址暫存器130；用於從I/O緩衝器120接收指令資料及其類似者並控制各部分的控制器140；用於對來自於位址暫存器130的列位址資訊Ax進行解碼並根據解碼結果選擇區塊與字線的字線選擇電路150；用於保持從字線選擇電路150所選頁面讀取的資料並保持將被寫入至所選頁面的輸入資料的頁面緩衝器/感測電路160；用於對來自於位址暫存器130的行位址資訊進行解碼並根據解碼結果選擇頁面緩衝器/感測電路160中的行位址資料的行選擇電路170；用於產生各種需要用來讀取/寫入/抹除資料的電壓（例如是寫入電壓Vpgm、通過電壓Vpass、讀取通過電壓Vread、抹除電壓Vers等）的電壓產生電路180；以及用於根據外部提供的電源供應電壓Vcc來產生內部電壓的內部電壓提升電路190。

記憶體陣列110在一個行方向上具有m個記憶體區塊BLK（0）、BLK（1）…BLK（m-1）。多個記憶體胞元串聯連接於其中的多個NAND串形成於單一記憶體區塊中。此外，記憶體陣列110包括用於儲存有關於快閃記憶體的操作電壓等的設定資訊的熔絲單元。一般而言，熔絲單元位於使用者無法存取的區域中。

在讀取期間，於位元線施加正電壓、於所選的字線施加例如是0 V、於未選的字線施加通過電壓、導通位於位元線側的選擇電晶體以及位於源極線側的選擇電晶體且於共源極線施加0 V。在寫入期間，於所選的字線施加高寫入電壓Vpgm、於未選的字線施加中間電位、導通位於位元線側的選擇電晶體、關閉位於源極線側的選擇電晶體且將響應於資料“0”或資料“1”的電位能供應至位元線GBL。在抹除期間，於區塊中的所選字線施加0 V、於P型井施加高電壓且將浮置閘極中的電子拉到基底中以抹除區塊的單元中的資料。

圖5為繪示出本實施例的內部電壓提升電路190的內部配置的方塊圖。如圖5所示，內部電壓提升電路190包括內部電壓產生電路200以及判斷電路210。當電源供應電壓Vcc由外部而被提供時或由控制器140接收指令（例如是控制器140輸出用於操作多個內部電壓產生電路的一部分的選擇訊號SEL）時，內部電壓產生電路200產生內部電壓VI。

圖6繪示內部電壓產生電路200的配置實例。內部電壓產生電路200包括：用於接收由外部提供的電源供應電壓Vcc的輸入節點LDI；用於根據輸入至輸入節點LDI的電源供應電壓Vcc而產生電壓V _RG的調節器（regulator）202；連接至調節器202的輸出端且用於調整內部電壓的調整電路204；以及連接至調整電路204的節點N的輸出節點LDO。

調整電路204包括電阻器R以及經由節點N連接至電阻器R的數位至類比轉換器207。數位至類比轉換器207根據調整訊號TR改變其電阻，進而調整由節點N產生的內部電壓VI的分壓比。在一實施例中，調整訊號TR包括n-位元調整碼，且數位至類比轉換器207包括響應於n-位元調整碼的多個轉換單元（電晶體）以及連接至轉換單元的多個電阻器，且根據調整碼設定位於調整電路204中的節點N的分壓比。

舉例而言，由外部供應的電源供應電壓Vcc為1.8 V。內部電壓產生電路200經設計以使在數位至類比轉換器207處於初始態或在未輸入調整訊號TR時，從輸出節點LDO輸出作為目標電壓的內部電壓VI（例如是1.2 V）。然而，內部電壓VI可因半導體製程的變異或操作溫度影響而自目標電壓（1.2 V）偏離。由於目標電壓為確保快閃記憶體的周邊電路（peripheral circuit）的操作之電壓，故希望內部電壓VI保持等於或接近目標電壓。

在一實施例中，可在產品出貨之前的測試期間調整內部電壓VI。舉例而言，用於改變內部電壓VI的調整訊號TR由晶圓級、晶片級或封裝級的測試端子或電極接墊供應至內部電壓產生電路200。可由外部測試裝置將調整訊號TR供應至內部電壓產生電路200。或者，在快閃記憶體100搭載內建自我測試電路（built-in self-testing circuit）時，可由自我測試電路供應調整訊號TR。

當調整內部電壓VI時，將調整訊號TR的n-位元調整碼供應至數位至類比轉換器207，且數位至類比轉換器207產生響應於調整碼的電阻。調整訊號TR的調整碼由最小數位化值（minimum digital value）改變為最大數位化值（maximum digital value），且內部電壓VI隨之改變。可藉由例如是監測由輸出節點LDO輸出的電壓來對內部電壓VI進行檢查，以確認用於將內部電壓VI調整為接近目標電壓的最佳調整碼，並將確認的最佳調整碼寫入至記憶體胞元陣列110的熔絲單元。然而，上述內部電壓產生電路200的配置僅為一實例，本揭露並不限於此。

當偵測到由內部電壓產生電路200產生的內部電壓VI等於或大於參考電壓Vref時，判斷電路210輸出致能訊號EN。圖7繪示判斷電路210的內部配置。判斷電路210包括：用於輸入由內部電壓產生電路200的輸出節點LDO輸出的內部電壓VI的節點J1；用於輸入參考電壓Vref的節點J2；比較器212；用於輸出比較器212的比較結果的節點J3；以及用於根據比較器212的比較結果降低參考電壓Vref的降壓電路214。參考電壓Vref例如是由另一參考電壓產生電路所供應。

電阻器R1與電阻器R2串聯連接於節點J1與接地端（GND）之間，且將在電阻器R1與電阻器R2之間的連接節點N1產生的經（電阻器）分壓的內部電壓VI’輸入至比較器212的非反相輸入端（+）。電阻器R3、降壓電路214以及電阻器R5串聯連接於節點J2與接地端（GND）之間，且將在降壓電路214與電阻器R5之間的連接節點N3產生的經分壓的參考電壓Vref’輸入至比較器212的反相輸入端（-）。

降壓電路214包括串聯連接於電阻器R3與電阻器R5的電阻器R4，且包括並聯連接於電阻器R4的PMOS電晶體206。電晶體206的閘極連接至比較器212的輸出端，且電晶體206的源極/汲極分別連接至連接節點N2與連接節點N3。

接下來，將說明本實施例的內部電壓提升電路190的操作。圖8繪示施加電源供應電壓Vcc時內部電壓VI的操作波形。電源供應電壓Vcc於時間點t1施加，且內部電壓VI在時間點t2達到目標位準TG。隨後，在時間點t3調整內部電壓VI。

舉例而言，在調整內部電壓VI期間改變調整碼，以使內部電壓VI以固定時間間隔而分段改變。在圖8的實例中，在時間點t3提供用於將內部電壓VI降至最低的調整碼，在時間點t4提供用於將內部電壓VI提高一階梯電壓（step voltage）的調整碼，且在時間點t5提供用於將內部電壓VI提高一階梯電壓的調整碼。藉由此方法依序改變調整碼，可改變內部電壓VI。如圖8所示，內部電壓VI以3個階段改變，但此僅為一實例。內部電壓VI可逐漸下降，或者內部電壓VI可以4個或更多階段改變。

圖9為繪示出在調整期間判斷電路的操作的波形圖。在時間點t1，施加電源供應電壓Vcc，且內部電壓VI’與參考電壓Vref’開始升高。此時，由於致能訊號EN在低（L）位準，電晶體206為導通狀態（ON state）。因此，電阻器R4事實上為短路，且參考電壓Vref’事實上為表示電阻器R3與電阻器R5的分壓（亦即在節點N2的電壓）的電壓位準。

當內部電壓VI’在時間點ta等於或大於參考電壓Vref’時，比較器212輸出在高（H）位準的致能訊號EN。將致能訊號EN經由節點J3供應至快閃記憶體的周邊電路，且同時回饋（feed back）至電晶體206的閘極。在時間點tb，響應於在高位準的致能訊號EN而將電晶體206設定為關閉狀態（OFF state），且參考電壓Vref’降至在節點N3處的分壓位準（也就是下降一電壓下降量Vdp）。電壓下降量Vdp是由電阻器R4的電阻決定，且下降的參考電壓Vref’設定為高於接地電壓（0 V）。

隨後，在時間點t3對內部電壓VI進行調整。隨著參考電壓Vref’的下降，參考電壓Vref’與內部電壓VI’之間的差異增加。據此，使得內部電壓VI所能被調整訊號調整的範圍增加。此外，在調整內部電壓VI的期間，致能訊號EN切換至禁能狀態（disable state），以能夠阻止在測試期間干擾調整與測試以及重新開始電源啟動序列的情況發生。再者，由於參考電壓Vref’為高於接地電壓的位準，若內部電壓因周邊電路的異常而下降，可對應地適當進行電源啟動序列。

在上述實施例中，參考電壓Vref’的電壓下降量Vdp是由電阻器R3決定，但此僅為一實例，且可由其他方法或電路來降低參考電壓Vref’。此外，即使參考電壓Vref’的電壓下降值Vdp可被設定為任意值，在內部電壓VI的可由調整訊號TR改變的範圍為±Vt（Vmin至Vmax）時，舉例而言，參考電壓Vref’的電壓下降量Vdp可被設定為Vdp≧Vt。如此一來，在內部電壓VI因調整訊號而下降時，可確保致能訊號EN不會被反轉至禁能狀態。

在上述實施例中，比較器212的輸出回饋至電晶體206以降低參考電壓Vref’，但此僅為一實例，且可由其他方法或電路來降低參考電壓Vref’。舉例而言，控制器140可響應於判斷電路210輸出的致能訊號EN而輸出控制訊號CON以設定降壓電路214的電晶體206為關閉狀態。

接下來，將說明本揭露的另一實施例。在上述實施例中，響應於致能訊號EN的產生而降低參考電壓Vref’。然而，在另一實施例中，響應於致能訊號EN的產生而稍微提高內部電壓VI’。圖10顯示此另一實施例的判斷電路210A的內部配置。如圖10所示，用於提高內部電壓VI’的升壓電路（raising circuit）230連接於電阻器R1與電阻器R2之間。升壓電路230包括串聯連接於電阻器R1的電阻器R6，且包括並聯連接於電阻器R6的NMOS電晶體232。NMOS電晶體232的閘極連接至比較器212的輸出端，且源極/汲極分別連接至節點N4與節點N1。

圖11為繪示在內部電壓經調整時判斷電路210A的各部分的操作波形的示意圖。在時間點t1，施加電源供應電壓Vcc，且內部電壓VI’與參考電壓Vref’開始升高。此時，由於致能訊號EN在低位準，電晶體232為關閉狀態。因此，內部電壓VI為節點N1處的分壓。另一方面，電晶體206如上所述為導通狀態。

當內部電壓VI’在時間點ta等於或大於參考電壓Vref’時，比較器212的輸出由低位準的禁能狀態對應切換為高位準的致能狀態。在時間點tb，電晶體232響應於高位準的致能訊號EN而被設定為導通狀態，因此電阻器R6事實上為短路，且內部電壓VI’上升至節點N4處的分壓。電阻器R6可決定電壓提升量Vup。

因此，內部電壓VI的調整是在時間點t3進行。由於判斷電路210A的內部電壓VI’是在產生致能訊號EN之後被提升一電壓提升量Vup，可進一步地提高內部電壓VI’與參考電壓Vref’之間的差異。據此，可進一步地增加內部電壓VI的調整範圍，且同時可阻止致能訊號EN因內部電壓VI的調整而切換為禁能狀態。

如上所述的另一實施例說明響應於致能訊號EN的產生而同時提高內部電壓VI’與降低參考電壓Vref’的實例。然而，內部電壓VI’可被提高而參考電壓Vref’保持固定。

在上述實施例中，以快閃記憶體的內部電壓提升電路作為實例。然而，本揭露也可應用於半導體元件，例如是其他的半導體記憶體、半導體邏輯電路及其類似者。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧內部電壓提升電路

100‧‧‧快閃記憶體

110‧‧‧記憶體陣列

120‧‧‧I/O緩衝器

130‧‧‧位址暫存器

140‧‧‧控制器

150‧‧‧字線選擇電路

160‧‧‧頁面緩衝器/感測電路

170‧‧‧行選擇電路

180‧‧‧高電壓產生電路

190‧‧‧內部電壓提升電路

20、200‧‧‧內部電壓產生電路

202‧‧‧調節器

204‧‧‧調整電路

206、232‧‧‧電晶體

207‧‧‧數位至類比轉換器

212‧‧‧比較器

214‧‧‧降壓電路

230‧‧‧升壓電路

30、210、210A‧‧‧判斷電路

Ax‧‧‧列位址資訊

BLK（0）、BLK（1）、BLK（m-1）‧‧‧區塊

CON‧‧‧控制訊號

EN‧‧‧致能訊號

GBL‧‧‧位元線

J1、J2、J3、N、N1、N2、N3、N4‧‧‧節點

LDI‧‧‧輸入節點

LDO‧‧‧輸出節點

R、R1、R2、R3、R4、R5、R6‧‧‧電阻器

SEL‧‧‧選擇訊號

t1、t2、t3、t4、t5、ta、tb、Tx‧‧‧時間點

TG‧‧‧目標位準

TR‧‧‧調整訊號

Vcc‧‧‧外部電源供應電壓

Vdp‧‧‧電壓下降量

Vers‧‧‧抹除電壓

VI、VI’‧‧‧內部電壓

VIa、VIb、Vic‧‧‧電壓

Vpgm‧‧‧寫入電壓

Vpass‧‧‧通過電壓

Vread‧‧‧讀取通過電壓

V_RG‧‧‧電壓

Vref、Vref’‧‧‧參考電壓

Vup‧‧‧電壓提升量

圖1繪示出習知內部電壓提升電路的配置的方塊圖。
圖2繪示出習知內部電壓提升電路的操作的示意圖。
圖3繪示出習知內部電壓提升電路的問題的示意圖。
圖4繪示本揭露的一實施例的快閃記憶體的配置的方塊圖。
圖5繪示此實施例的內部電壓提升電路的內部配置的示意圖。
圖6繪示此實施例的內部電壓產生電路的內部配置的示意圖。
圖7繪示此實施例的判斷電路的內部配置的電路的實例。
圖8繪示此實施例的內部電壓調整的示意圖。
圖9此實施例的在內部電壓調整期間的判斷電路的各部分的波形圖。
圖10繪示本揭露的另一實施例的判斷電路的內部配置的示意圖。
圖11為另一實施例的在內部電壓調整期間的判斷電路的各部分的波形圖。

Claims

一種半導體元件，包括：
內部電壓產生部，根據外部供應的電源供應電壓產生內部電壓；
判斷部，比較所述內部電壓與參考電壓，且當偵測到所述內部電壓大於所述參考電壓時產生致能訊號；
內部電路，能夠響應於所述致能訊號而操作；以及
降壓部，響應於所述致能訊號的產生而降低所述參考電壓。
如申請專利範圍第1項所述的半導體元件，其中所述內部電壓產生部包括用於根據輸入的調整訊號而改變所述內部電壓的電路，且所述調整訊號是在產生所述致能訊號後輸入。
如申請專利範圍第2項所述的半導體元件，其中所述內部電壓被所述調整訊號降低的範圍小於所述參考電壓的下降量。
如申請專利範圍第1項所述的半導體元件，其中經降低的所述參考電壓大於0 V。
如申請專利範圍第1項所述的半導體元件，其中所述判斷部包括用於比較所述內部電壓與所述參考電壓的比較器，且所述降壓部響應於所述比較器的輸出而降低所述參考電壓。
如申請專利範圍第5項所述的半導體元件，其中所述降壓部包括響應於所述致能訊號而切換的電晶體，且藉由所述電晶體將用於產生所述參考電壓的電路的電阻設定為可變的。
如申請專利範圍第5項所述的半導體元件，更包括用於對應所述致能訊號的產生而提升所述內部電壓的升壓部。
如申請專利範圍第7項所述的半導體元件，其中所述升壓部響應於所述比較器的輸出而提升所述內部電壓。
如申請專利範圍第8項所述的半導體元件，其中所述升壓部包括響應於所述致能訊號切換的電晶體，且藉由所述電晶體將用於產生所述內部電壓的電路的電阻設定為可變的。
如申請專利範圍第2項所述的半導體元件，其中所述調整訊號在晶圓級、晶片級或封裝級的測試期間輸入至所述內部電壓產生部。
如申請專利範圍第1項所述的半導體元件，更包括用於儲存在所述內部電壓產生部經調整時得到的調整結果的儲存部。