JP2016146725A - 電圧発生回路、レギュレータ回路、半導体記憶装置及び半導体装置 - Google Patents
電圧発生回路、レギュレータ回路、半導体記憶装置及び半導体装置 Download PDFInfo
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Abstract
【課題】従来技術に比較して安定に動作させることができ、所定の高電圧を高精度で制御することができる。
【解決手段】電源電圧よりも高い高電圧に昇圧するチャージポンプ回路２と、上記昇圧された高電圧を所定の目標電圧になるように制御する出力電圧制御回路３−１，３−２とを備えた高電圧発生回路であって、上記出力電圧制御回路は、少なくとも２つのオフセットフリーコンパレータ回路、もしくは少なくとも１つのオフセットフリーコンパレータ回路及び少なくとも１つの差動増幅器を備え、上記オフセットフリーコンパレータ回路は、上記高電圧に対応する電圧を入力するカップリングキャパシタと、上記カップリングキャパシタからの電圧を所定の基準電圧と比較して、比較結果電圧を上記チャージポンプ回路に出力する差動増幅器と、上記差動増幅器にそれぞれ接続され、上記差動増幅器のオフセットをキャンセルするための複数のスイッチとを備える。
【選択図】図６Ａ
【解決手段】電源電圧よりも高い高電圧に昇圧するチャージポンプ回路２と、上記昇圧された高電圧を所定の目標電圧になるように制御する出力電圧制御回路３−１，３−２とを備えた高電圧発生回路であって、上記出力電圧制御回路は、少なくとも２つのオフセットフリーコンパレータ回路、もしくは少なくとも１つのオフセットフリーコンパレータ回路及び少なくとも１つの差動増幅器を備え、上記オフセットフリーコンパレータ回路は、上記高電圧に対応する電圧を入力するカップリングキャパシタと、上記カップリングキャパシタからの電圧を所定の基準電圧と比較して、比較結果電圧を上記チャージポンプ回路に出力する差動増幅器と、上記差動増幅器にそれぞれ接続され、上記差動増幅器のオフセットをキャンセルするための複数のスイッチとを備える。
【選択図】図６Ａ
Description
本発明は、例えばフラッシュメモリなどの半導体記憶装置のための電圧発生回路、及びレギュレータ回路と、それらを備えた半導体記憶装置及び半導体装置に関する。
図１は従来例に係る、例えばフラッシュメモリである不揮発性記憶装置の構成を示すブロック図である。
図１において、不揮発性記憶装置は、
（１）データを記憶する例えばフラッシュメモリアレイであるメモリセルアレイ２０と、
（２）入出力バッファ３１からのデータをメモリセルアレイ２０に対してページ単位で書き込み、もしくはメモリセルアレイからのデータをページ単位で読み出して入出力バッファ３１に出力するときに用いるページバッファ２１と、
（３）指定アドレスに応答してメモリセルアレイ２０のブロック及びワード線を指定するためのロウデコーダ２２と、
（４）コントロールロジック３５からの信号に基づいて当該不揮発性記憶装置のステータスを一時的に記憶して入出力バッファ３１に出力し、レディ／ビジー信号（Ｒ／Ｂ信号）を発生してＲ／Ｂ信号端子４２に出力するステータスレジスタ２３と、
（５）入出力端子４１を介して入出力されるデータを一時的に記憶する入出力バッファ３１と、
（６）入出力バッファ３１からのコマンドを復号化して符号化されたコマンドデータをコントロールロジック３５に出力するコマンドデコーダ３２と、
（７）入出力バッファ３１からの指定アドレスを一時的に記憶するアドレスバッファ３３と、
（８）外部電源電圧ＶＣＣに基づいて、電源オン時に当該半導体チップの動作をリセットするためのリセット信号を出力するパワーオンリセット回路３６と、
（９）外部電源電圧端子４４を介して印加される外部電源電圧ＶＣＣに基づいて所定の内部電源電圧用基準電圧ＶＤＤＲＥＦと所定の基準電圧ＶＲＥＦを発生する基準電圧発生回路１０と、
（１０）上記基準電圧ＶＤＤＲＥＦに基づいて内部電源電圧ＶＤＤを発生して各回路に供給する内部電源電圧発生回路１１と、
（１１）上記基準電圧ＶＲＥＦに基づいてデータの書き込み（プログラム）及び消去に必要な高電圧（ＨＶ）及び中間電圧（ＭＶ）を発生して出力する高電圧及び中間電圧発生及び制御回路１２と、
（１２）コマンドデコーダ３２からのコマンドデータ、制御信号端子４３を介して入力される制御信号、もしくはパワーオンリセット回路３６からのリセット信号に基づいて、当該不揮発性記憶装置内の各回路（基準電圧発生回路１０、内部電源電圧発生回路１１、及び高電圧及び中間電圧発生及び制御回路１２、ページバッファ２１、ステータスレジスタ２３を含む）に対して所定の制御を行うコントロールロジック３５と、
を備えて構成される。
（１）データを記憶する例えばフラッシュメモリアレイであるメモリセルアレイ２０と、
（２）入出力バッファ３１からのデータをメモリセルアレイ２０に対してページ単位で書き込み、もしくはメモリセルアレイからのデータをページ単位で読み出して入出力バッファ３１に出力するときに用いるページバッファ２１と、
（３）指定アドレスに応答してメモリセルアレイ２０のブロック及びワード線を指定するためのロウデコーダ２２と、
（４）コントロールロジック３５からの信号に基づいて当該不揮発性記憶装置のステータスを一時的に記憶して入出力バッファ３１に出力し、レディ／ビジー信号（Ｒ／Ｂ信号）を発生してＲ／Ｂ信号端子４２に出力するステータスレジスタ２３と、
（５）入出力端子４１を介して入出力されるデータを一時的に記憶する入出力バッファ３１と、
（６）入出力バッファ３１からのコマンドを復号化して符号化されたコマンドデータをコントロールロジック３５に出力するコマンドデコーダ３２と、
（７）入出力バッファ３１からの指定アドレスを一時的に記憶するアドレスバッファ３３と、
（８）外部電源電圧ＶＣＣに基づいて、電源オン時に当該半導体チップの動作をリセットするためのリセット信号を出力するパワーオンリセット回路３６と、
（９）外部電源電圧端子４４を介して印加される外部電源電圧ＶＣＣに基づいて所定の内部電源電圧用基準電圧ＶＤＤＲＥＦと所定の基準電圧ＶＲＥＦを発生する基準電圧発生回路１０と、
（１０）上記基準電圧ＶＤＤＲＥＦに基づいて内部電源電圧ＶＤＤを発生して各回路に供給する内部電源電圧発生回路１１と、
（１１）上記基準電圧ＶＲＥＦに基づいてデータの書き込み（プログラム）及び消去に必要な高電圧（ＨＶ）及び中間電圧（ＭＶ）を発生して出力する高電圧及び中間電圧発生及び制御回路１２と、
（１２）コマンドデコーダ３２からのコマンドデータ、制御信号端子４３を介して入力される制御信号、もしくはパワーオンリセット回路３６からのリセット信号に基づいて、当該不揮発性記憶装置内の各回路（基準電圧発生回路１０、内部電源電圧発生回路１１、及び高電圧及び中間電圧発生及び制御回路１２、ページバッファ２１、ステータスレジスタ２３を含む）に対して所定の制御を行うコントロールロジック３５と、
を備えて構成される。
図１に示すように、例えばフラッシュメモリなどの不揮発性記憶装置では、高電圧（ＨＶ）を発生する必要がある。
図２は従来例に係る高電圧発生回路の構成を示す回路図である。また、図３は図２の高電圧発生回路の動作を示す高電圧Ｖｈｖの時間経過を示すグラフである。
例えば図１のＮＡＮＤ型フラッシュメモリなどの、ファウラ−ノードハイムとネル現象を用いる不揮発性記憶装置においては、プログラム（データ書き込み）及びデータ消去のために電源電圧Ｖｄｄよりも高い所定の高電圧（ＨＶ）を発生するためにチャージポンプ回路１０２が用いられている。図２において、高電圧発生回路は、アンドゲート１０１と、チャージポンプ回路１０２と、出力電圧である高電圧Ｖｈｖを分圧して分圧電圧Ｖｄｉｖを得るための分圧抵抗Ｒ０，Ｒ１と、分圧抵抗Ｖｄｉｖを基準電圧Ｖｒｅｆと比較するための差動増幅器１０３とを備えて構成される。ここで、図３に示すように、差動増幅器１０３から出力されるイネーブル信号ＥＮは該差動増幅器１０３のオフセット電圧値に応じて基準電圧Ｖｒｅｆからずれて変化する。
図２の高電圧発生回路においては以下のような問題点があった。
図２において、コンパレータは差動増幅器又はオペアンプで構成されており、オフセット電圧は、入力電圧Ｖｉｎ＝ＶｒｅｆからＶｉｎ＝Ｖｒｅｆ±Ｖｏｆｆｓｅｔまでのトリップポイントに対して誤差を発生させ、高電圧Ｖｈｖは所定の目標電圧Ｖｔａｒｇｅｔからシフトするという問題点があった。もしオフセット電圧Ｖｏｆｆｓｅｔ＝３６ｍＶ（標準偏差の三倍）であるとき、高電圧Ｖｈｖは目標電圧Ｖｔａｒｇｅｔから約３％シフトされる（ただし、基準電圧Ｖｒｅｆ＝１．２Ｖ）。当該３％のシフトであっても、ＩＳＰＰ（Increment Step Pulse Program）法を用いた場合、データ読出ディスターブを増大させ、読み出しエラーを増大させる。このとき、ステップ電圧Ｖｓｔｅｐ＝１０３％であるときに、プログラム時においてしきい値電圧分布幅は１０６％を超え、データ読出時において電圧Ｖｐａｓｓが６Ｖから６．１８Ｖにシフトした場合、非常に悪い読み出しディスターブを発生させる。なお、読み出しマージンが１．３Ｖから−３％オフセットされて０．０４Ｖ減少したとき、この電圧の減少は、１ステップ当たり０．０２５Ｖであるとき１ないし２ステップのトリミング処理が必要になる。
図４Ａは特許文献１において開示されたオフセットフリーコンパレータ回路の構成例を示す回路図である。また、図４Ｂは図４Ａのオフセットフリーコンパレータ回路の動作を示すタイミングチャートである。
図４Ａのコンパレータ回路は、スイッチ１２４及び１２５と、サンプルホールド用の入力キャパシタ１２０と、アンプゲインａの増幅回路である第一アンプ１２１と、アンプゲインＡの第二の増幅回路である第二アンプ１２２と、ラッチ回路１２３とを備えて構成される。スイッチ１２４は、コンパレータ回路の入力端子ＶＩＮと入力キャパシタ１２０の一方の端子の間に接続されている。スイッチ１２５は、接地と入力キャパシタ１２０の一方の端子の間に接続されている。入力キャパシタ１２０の他方の端子は、第一アンプ１２１の反転入力端子に接続されている。第一アンプ１２１の非反転入力端子は、接地されている。第一アンプ１２１の出力端子は、ラッチ回路１２３を介してコンパレータ回路の出力端子ＯＵＴに接続されている。さらに、第一アンプ１２１の出力端子は、第二アンプ１２２の入力端子に接続されている。第二アンプ１２２の出力端子は、スイッチ１２６を介して第一アンプ１２１の反転入力端子に接続されている。
第一アンプ１２１のアンプゲインａ（例えば、１０倍）は、第二アンプ１２２のアンプゲインＡ（例えば、１００倍）よりも低く設定されている。そして、サンプリング状態では第一アンプ１２１及び第二アンプ１２２が使用され、ホールド及びコンパレート状態では第一アンプ１２１のみが使用される。
スイッチ１２４及びスイッチ１２６は、図４Ｂに示すクロック信号φ１によってオンオフ制御される。スイッチ１２５は、図４Ｂに示すクロック信号φ２によってオンオフ制御される。ラッチ回路１２３は、クロック信号φ２によって第一アンプ１２１の出力端子の電圧を増幅及びラッチする。図４Ｂに示すように、クロック信号φ１の位相とクロック信号φ２の位相とは相補的になっている。また、クロック信号φ１とクロック信号φ２とは、同時にローレベルになる期間が存在している。従って、全てのスイッチ１２４，１２５，１２６が同時にオフになる期間が存在している。
以上説明したように、入力信号と結合するための入力キャパシタと、コンパレータの出力を入力側に帰還するための帰還ループとを用いたオフセットフリーコンパレータ回路が、特許文献１のようなＡ／Ｄ変換器の技術分野でよく知られている。
図５Ａは従来例のようなオフセットフリーコンパレータ回路を単純に図２の回路に適用した 高電圧発生回路の第１の動作例を示す回路図であり、図５Ｂは図５Ａの高電圧発生回路の第２の動作例を示す回路図である。また、図５Ｃは図５Ａ及び図５Ｂの高電圧発生回路の動作を示す分圧電圧Ｖｄｉｖの時間経過を示すグラフである。図５Ａ及び図５Ｂにおいて、高電圧発生回路は、ノアゲート１０１Ａと、チャージポンプ回路１０２と、差動増幅器１０３と、ラッチ回路Ｌ１と、スイッチＳ１，Ｓ２，Ｓ３と、入力キャパシタＣｓとを備えて構成される。なお、図５Ａ及び図５Ｂにおいて、Ｓｃｌｋは例えば１００ｋＨｚ程度のシステムクロックであり、Ｐｃｌｋは例えば２０ＭＨｚ程度のチャージポンプ用クロックである。また、ラッチＬ１の両端にはそれぞれイネーブル信号ＥＮ及び反転イネーブル信号ＥＮＢが発生される。
図５Ａ及び図５Ｂでは、どのようにオフセット効果を除去するかを説明している。まず、例えば図５Ａに示すように、スイッチＳ２がオンされ、スイッチＳ１がオフされかつスイッチＳ３が基準電圧Ｖｒｅｆに接続されているときに、差動増幅器１０３の反転入力端子電圧Ｖｍ＝Ｖｒｅｆ＋Ｖｏｆｆｓｅｔとなる。また、図５Ｂでは、スイッチＳ１がオンされ、スイッチＳ２がオフされ、スイッチＳ３が分圧電圧Ｖｄｉｖに接続されているときに、帰還ループを備える差動増幅器１０３は、Ｖｄｉｖ＝Ｖｒｅｆとなるように制御する。
しかしながら、このタイプのコンパレータ回路は、チャージポンプ回路を制御するために用いられていない。なぜなら、各スイッチＳ１〜Ｓ３がオフセットキャンセル位置に切り替えられ、オフセットをキャンセル期間において、コンパレータ回路はチャージポンプ回路を制御できないからである。
図５Ｄは、図５Ａ及び図５Ｂの高電圧発生回路の各状態における動作例を示す高電圧Ｖｈｖの時間経過を示すグラフである。
図５Ａの動作期間において、スイッチＳ１がオフのために、コンパレータ回路は分圧電圧Ｖｄｉｖを帰還することができず、チャージポンプ回路１０２は、分圧電圧Ｖｄｉｖを反映していないラッチ状態により制御される。従って、ラッチ回路Ｌ１がハイレベルをラッチしているときに高電圧Ｖｈｖは増大する一方、ラッチ回路Ｌ１がローレベルをラッチしているときに高電圧Ｖｈｖは減少し、デバイス状態が変化して負荷電流が急激に増大したとき、高電圧Ｖｈｖは急激に減少 する可能性があるという問題点があった。
本発明の目的は、従来技術に比較して安定に動作させることができ、所定の高電圧を高精度で制御することができる電圧発生回路、レギュレータ回路及びそれらを備えた半導体記憶装置、それらを備えた半導体装置を提供することにある。
第１の発明に係る電圧発生回路は、
電源電圧よりも高い高電圧に昇圧するチャージポンプ回路と、
上記昇圧された高電圧を所定の目標電圧になるように制御する出力電圧制御回路とを備えた高電圧発生回路であって、
上記出力電圧制御回路は、少なくとも２つのオフセットフリーコンパレータ回路、もしくは少なくとも１つのオフセットフリーコンパレータ回路及び少なくとも１つの差動増幅器を備え、
上記オフセットフリーコンパレータ回路は、
上記高電圧に対応する電圧を入力するカップリングキャパシタと、
上記カップリングキャパシタからの電圧を所定の基準電圧と比較して、比較結果電圧を上記チャージポンプ回路に出力する差動増幅器と、
上記差動増幅器にそれぞれ接続され、上記差動増幅器のオフセットをキャンセルするための複数のスイッチとを備えたことを特徴とする。
電源電圧よりも高い高電圧に昇圧するチャージポンプ回路と、
上記昇圧された高電圧を所定の目標電圧になるように制御する出力電圧制御回路とを備えた高電圧発生回路であって、
上記出力電圧制御回路は、少なくとも２つのオフセットフリーコンパレータ回路、もしくは少なくとも１つのオフセットフリーコンパレータ回路及び少なくとも１つの差動増幅器を備え、
上記オフセットフリーコンパレータ回路は、
上記高電圧に対応する電圧を入力するカップリングキャパシタと、
上記カップリングキャパシタからの電圧を所定の基準電圧と比較して、比較結果電圧を上記チャージポンプ回路に出力する差動増幅器と、
上記差動増幅器にそれぞれ接続され、上記差動増幅器のオフセットをキャンセルするための複数のスイッチとを備えたことを特徴とする。
上記電圧発生回路において、上記出力電圧制御回路は２つのオフセットフリーコンパレータ回路を備え、
上記２つのオフセットフリーコンパレータ回路は、少なくとも１つのクロックを用いて、オフセットキャンセル期間とコンパレータ動作期間とを互いに交互に動作するように構成されたことを特徴とする。
上記２つのオフセットフリーコンパレータ回路は、少なくとも１つのクロックを用いて、オフセットキャンセル期間とコンパレータ動作期間とを互いに交互に動作するように構成されたことを特徴とする。
また、上記電圧発生回路において、上記出力電圧制御回路は少なくとも２つのオフセットフリーコンパレータ回路を備え、
上記少なくとも２つのオフセットフリーコンパレータ回路は、少なくとも２つのクロックを用いて、オフセットキャンセル期間が互いに重ならないように、かつ各オフセットフリーコンパレータ回路においてオフセットキャンセル期間とコンパレータ動作期間とを交互に動作するように構成されたことを特徴とする。
上記少なくとも２つのオフセットフリーコンパレータ回路は、少なくとも２つのクロックを用いて、オフセットキャンセル期間が互いに重ならないように、かつ各オフセットフリーコンパレータ回路においてオフセットキャンセル期間とコンパレータ動作期間とを交互に動作するように構成されたことを特徴とする。
さらに、上記電圧発生回路において、上記出力電圧制御回路は１つのオフセットフリーコンパレータ回路及び１つの差動増幅器を備え、
上記オフセットフリーコンパレータ回路は、少なくとも１つのクロックを用いて、オフセットキャンセル期間とコンパレータ動作期間とを互いに交互に動作するように構成されたことを特徴とする。
上記オフセットフリーコンパレータ回路は、少なくとも１つのクロックを用いて、オフセットキャンセル期間とコンパレータ動作期間とを互いに交互に動作するように構成されたことを特徴とする。
またさらに、上記電圧発生回路において、上記出力電圧制御回路は少なくとも２つのオフセットフリーコンパレータ回路及び少なくとも１つの差動増幅器を備え、
上記少なくとも２つのオフセットフリーコンパレータ回路は、少なくとも２つのクロックを用いて、オフセットキャンセル期間が互いに重ならないように、かつ各オフセットフリーコンパレータ回路においてオフセットキャンセル期間とコンパレータ動作期間とを交互に動作するように構成されたことを特徴とする。
上記少なくとも２つのオフセットフリーコンパレータ回路は、少なくとも２つのクロックを用いて、オフセットキャンセル期間が互いに重ならないように、かつ各オフセットフリーコンパレータ回路においてオフセットキャンセル期間とコンパレータ動作期間とを交互に動作するように構成されたことを特徴とする。
また、上記電圧発生回路において、上記高電圧を所定の対応する分圧電圧に分圧して上記出力電圧制御回路に出力する分圧回路をさらに備えたことを特徴とする。
さらに、上記電圧発生回路において、上記分圧回路は、上記高電圧を、所定の対応する第１の分圧電圧及び上記第１の分圧電圧よりも低い第２の分圧電圧に分圧し、上記第１の分圧電圧を上記差動増幅器に出力し、上記第２の分圧電圧を上記オフセットフリーコンパレータ回路に出力することを特徴とする。
またさらに、上記電圧発生回路において、上記分圧回路は、上記分圧電圧を上記オフセットフリーコンパレータ回路及び上記差動増幅器に出力し、
上記オフセットフリーコンパレータ回路に入力される基準電圧は、上記差動増幅器に入力される基準電圧よりも高いことを特徴とする。
上記オフセットフリーコンパレータ回路に入力される基準電圧は、上記差動増幅器に入力される基準電圧よりも高いことを特徴とする。
第２の発明に係るレギュレータ回路は、
入力電圧を所定の出力電圧に降圧させる電圧降圧回路と、
上記出力電圧を所定の目標電圧に制御する出力電圧制御回路とを備えたレギュレータ回路であって、
上記出力電圧制御回路は、少なくとも２つのオフセットフリーコンパレータ回路を備え、
上記各オフセットフリーコンパレータ回路は、
上記出力電圧に対応する電圧を入力するカップリングキャパシタと、
上記カップリングキャパシタからの電圧を所定の基準電圧と比較して、比較結果電圧を上記電圧降圧回路に出力する差動増幅器と、
上記差動増幅器にそれぞれ接続され、上記差動増幅器のオフセットをキャンセルするための複数のスイッチとを備えたことを特徴とする。
入力電圧を所定の出力電圧に降圧させる電圧降圧回路と、
上記出力電圧を所定の目標電圧に制御する出力電圧制御回路とを備えたレギュレータ回路であって、
上記出力電圧制御回路は、少なくとも２つのオフセットフリーコンパレータ回路を備え、
上記各オフセットフリーコンパレータ回路は、
上記出力電圧に対応する電圧を入力するカップリングキャパシタと、
上記カップリングキャパシタからの電圧を所定の基準電圧と比較して、比較結果電圧を上記電圧降圧回路に出力する差動増幅器と、
上記差動増幅器にそれぞれ接続され、上記差動増幅器のオフセットをキャンセルするための複数のスイッチとを備えたことを特徴とする。
上記レギュレータ回路において、上記出力電圧を所定の対応する分圧電圧に分圧して上記出力電圧制御回路に出力する分圧回路をさらに備えたことを特徴とする。
また、上記レギュレータ回路において、上記２つのオフセットフリーコンパレータ回路は、少なくとも１つのクロックを用いて、オフセットキャンセル期間とコンパレータ動作期間とを互いに交互に動作するように構成されたことを特徴とする。
さらに、上記レギュレータ回路において、上記少なくとも２つのオフセットフリーコンパレータ回路は、少なくとも２つのクロックを用いて、オフセットキャンセル期間が互いに重ならないように、かつ各オフセットフリーコンパレータ回路においてオフセットキャンセル期間とコンパレータ動作期間とを交互に動作するように構成されたことを特徴とする。
またさらに、上記レギュレータ回路において、上記電圧降圧回路は、ＮチャンネルＭＯＳトランジスタ又はＰチャンネルＭＯＳトランジスタである第１のＭＯＳトランジスタを含むことを特徴とする。
また、上記レギュレータ回路において、上記比較結果電圧を電圧変換して、電圧変換後の電圧を上記第１のＭＯＳトランジスタのゲートに印加する少なくとも１つのレベルシフタをさらに備えたことを特徴とする。
さらに、上記レギュレータ回路において、上記入力電圧と上記出力電圧との間において、上記第１のＭＯＳトランジスタと直列にそれぞれ接続されかつ互いに並列に接続される少なくとも２つのＭＯＳトランジスタと、
上記少なくとも２つのオフセットフリーコンパレータ回路からの各比較結果電圧を電圧変換して、電圧変換後の各電圧をそれぞれ上記複数のＭＯＳトランジスタのゲートに印加する複数のレベルシフタとをさらに備えたことを特徴とする。
上記少なくとも２つのオフセットフリーコンパレータ回路からの各比較結果電圧を電圧変換して、電圧変換後の各電圧をそれぞれ上記複数のＭＯＳトランジスタのゲートに印加する複数のレベルシフタとをさらに備えたことを特徴とする。
第３の発明に係る半導体記憶装置は、上記電圧発生回路を備えたことを特徴とする。
第４の発明に係る半導体装置は、上記電圧発生回路を備えたことを特徴とする。
第５の発明に係る半導体記憶装置は、上記レギュレータ回路を備えたことを特徴とする。
第６の発明に係る半導体装置は、上記レギュレータ回路を備えたことを特徴とする。
従って、本発明に係る電圧発生回路及びレギュレータ回路によれば、従来技術に比較して安定に動作させることができ、所定の高電圧を高精度で制御することができる。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
実施形態１．
図６Ａは本発明の実施形態１に係る高電圧発生回路の構成例を示す回路図であり、図６Ｂは図６Ａのコンパレータ回路３の構成例を示す回路図である。図６Ａにおいて、高電圧発生回路は、アンドゲート１と、チャージポンプ回路２と、分圧抵抗Ｒ０，Ｒ１からなる分圧回路７と、例えばオフセットフリーコンパレータであり出力電圧制御回路を構成するコンパレータ回路３−１，３−２（総称して、符号３を付す。）と、インバータ４と、クロック発生回路５０とを備えて構成される。なお、クロック発生回路５０を後述する実施形態でも使用するが図示を省略する。
図６Ａは本発明の実施形態１に係る高電圧発生回路の構成例を示す回路図であり、図６Ｂは図６Ａのコンパレータ回路３の構成例を示す回路図である。図６Ａにおいて、高電圧発生回路は、アンドゲート１と、チャージポンプ回路２と、分圧抵抗Ｒ０，Ｒ１からなる分圧回路７と、例えばオフセットフリーコンパレータであり出力電圧制御回路を構成するコンパレータ回路３−１，３−２（総称して、符号３を付す。）と、インバータ４と、クロック発生回路５０とを備えて構成される。なお、クロック発生回路５０を後述する実施形態でも使用するが図示を省略する。
図６Ａにおいて、チャージポンプ用クロックＰｃｌｋはアンドゲート１の第１の入力端子に入力され、各コンパレータ回路３−１及び３−２からの出力電圧はイネーブル信号ＥＮとしてアンドゲート１の第２の入力端子に入力される。アンドゲート１からの出力電圧はチャージポンプ回路２に入力され、チャージポンプ回路２は電源電圧を、電源電圧Ｖｄｄよりも高い高電圧Ｖｈｖを昇圧して出力する。分圧抵抗Ｒ０，Ｒ１はそれらの各一端で直列に接続され、抵抗Ｒ０の他端は接地され、抵抗Ｒ１の他端はチャージポンプ回路２の出力端子に接続される。
高電圧Ｖｈｖは分圧抵抗Ｒ０，Ｒ１により分圧された後、高電圧Ｖｈｖに対応する分圧電圧Ｖｄｉｖは各コンパレータ回路３−１及び３−２の各反転入力端子に入力される。また、所定の基準電圧Ｖｒｅｆは各コンパレータ回路３−１及び３−２の非反転入力端子に入力される。コンパレータ回路３−１は、クロック発生回路５０からのクロックＣｃｌｋに基づいて動作し、反転入力端子に入力される電圧を非反転入力端子に入力される電圧と比較して、比較結果信号である出力電圧Ｖｏをイネーブル信号ＥＮとしてアンドゲート１の第２の入力端子に出力する。また、クロック発生回路５０からのクロックＣｃｌｋはインバータ４により反転された後、コンパレータ回路３−２のクロック端子に入力される。コンパレータ回路３−２は、反転されたクロックＣｃｌｋに基づいて動作し、反転入力端子に入力される電圧を非反転入力端子に入力される電圧と比較して、比較結果信号である出力電圧Ｖｏをイネーブル信号ＥＮとしてアンドゲート１の第２の入力端子に出力する。
図６Ｂにおいて、コンパレータ回路３は、例えばオペアンプであり所定の電源電圧Ｖｄｄで動作される差動増幅器Ａ１と、スイッチＳ１〜Ｓ３と、入力信号を容量結合するための入力カップリングキャパシタ（以下、入力キャパシタという。）Ｃｓとを備えて構成される。図６Ｂにおいて、コンパレータ回路３の非反転入力端子に入力される電圧は差動増幅器Ａ１の非反転入力端子に入力されるとともに、スイッチＳ３の接点ａに接続される。また、コンパレータ回路３の反転入力端子に入力される電圧はスイッチＳ３の接点ｂ及び共通端子、並びに入力キャパシタＣｓを介して差動増幅器Ａ１の反転入力端子に入力される。差動増幅器Ａ１から出力される出力電圧は、スイッチＳ２を介して反転入力端子に帰還されるとともに、スイッチＳ１を介してコンパレータ回路３の出力電圧Ｖｏとして出力される。なお、スイッチＳ１〜Ｓ３はクロック端子（φ）に入力されるクロックに従って以下のようにオンオフ制御される。
（Ａ）コンパレータ比較動作期間＝チャージポンプ回路２が制御されるとき：スイッチＳ１はオンされ、スイッチＳ２はオフされ、スイッチＳ３は接点ｂ側（分圧電圧Ｖｄｉｖ）に切り替えられる。
（Ｂ）オフセットキャンセル期間＝チャージポンプ回路２が制御されないとき：スイッチＳ１はオフされ、スイッチＳ２はオンされ、スイッチＳ３は接点ａ側（基準電圧Ｖｒｅｆ）に切り替えられる。
（Ｂ）オフセットキャンセル期間＝チャージポンプ回路２が制御されないとき：スイッチＳ１はオフされ、スイッチＳ２はオンされ、スイッチＳ３は接点ａ側（基準電圧Ｖｒｅｆ）に切り替えられる。
本実施形態では、２つのコンパレータ回路３−１，３−２を備え、これらを交互に動作させることを特徴としている。２つのコンパレータ回路３−１，３−２のうち一方のコンパレータがオフセットキャンセル期間であるとき、他方のコンパレータはコンパレータ動作期間であり、チャージポンプ回路２は継ぎ目なしに（シームレスで）制御される。従って、上述のようにチャージポンプの非制御期間に高電圧Ｖｈｖが増大または減少するという問題点を解決することができる。ここで、２つのコンパレータ回路３−１，３−２は完全に同じにはできないので、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆに非常に近い場合に一方はハイを出力し他方はローを出力する場合があるが、せいぜい１クロックの動作期間で修正されるため問題はない。
以上説明したように、本実施形態によれば、２つのコンパレータ回路３−１，３−２を備え、これらを交互に動作させて、チャージポンプ回路２を動作させているので、チャージポンプの非制御期間に高電圧Ｖｈｖが増大または減少 するという問題点を解決することができる。従って、従来技術に比較して安定に動作させることができ、差動増幅器のオフセット電圧を補償して、所定の高電圧を高精度で制御することができる。
なお、本実施形態では、一相クロックＣｃｌｋを用いているが、本発明はこれに限らず、２つのクロックが相補的なノンオーバーラップ二相クロックを用いてもよい。また、スイッチＳ１、Ｓ２、Ｓ３それぞれに個別のクロックを割り当ててもよい。
実施形態２．
図７Ａは本発明の実施形態２に係る高電圧発生回路の構成例を示す回路図であり、図７Ｂは図７Ａのコンパレータ回路３Ａの構成例を示す回路図である。また、図７Ｃは図７Ａのクロック発生回路５１によって発生されるクロックＣｃｌｋ１，Ｃｃｌｋ２のタイミングチャートである。
図７Ａは本発明の実施形態２に係る高電圧発生回路の構成例を示す回路図であり、図７Ｂは図７Ａのコンパレータ回路３Ａの構成例を示す回路図である。また、図７Ｃは図７Ａのクロック発生回路５１によって発生されるクロックＣｃｌｋ１，Ｃｃｌｋ２のタイミングチャートである。
実施形態２に係る高電圧発生回路は、図７Ａに示すように、図６Ａの実施形態１に係る高電圧発生回路に比較して以下の点が異なる。
（１）チャージポンプ回路２Ａ及びアンドゲート１Ａをさらに備えた。
（２）アンドゲート１Ａのためにインバータ５をさらに備えた。
（３）コンパレータ回路３−１，３−２に代えて、コンパレータ回路３Ａ−１，３Ａ−２（総称して、符号３Ａを付す。）を備えた。
（４）クロック発生回路５０に代えて、クロック発生回路５１を備えた。なお、クロック発生回路５１を後述する実施形態でも使用するが図示を省略する。
以下、相違点について詳述する。
（１）チャージポンプ回路２Ａ及びアンドゲート１Ａをさらに備えた。
（２）アンドゲート１Ａのためにインバータ５をさらに備えた。
（３）コンパレータ回路３−１，３−２に代えて、コンパレータ回路３Ａ−１，３Ａ−２（総称して、符号３Ａを付す。）を備えた。
（４）クロック発生回路５０に代えて、クロック発生回路５１を備えた。なお、クロック発生回路５１を後述する実施形態でも使用するが図示を省略する。
以下、相違点について詳述する。
図７Ａにおいて、クロック発生回路５１は、図７Ｃに示すように、各クロックＣｃｌｋ１，Ｃｃｌｋ２を、比較動作期間がオフセットキャンセル期間よりも長くなるように発生し、かつ各コンパレータ回路３Ａ−１，３Ａ−２のオフセットキャンセル期間が重ならないように発生する。ここで、各クロックＣｃｌｋ１，Ｃｃｌｋ２の位相差Δθは、０＜Δθ＜１８０度の範囲である。
クロックＰｃｌｋはアンドゲート１の第１の入力端子に入力されるとともに、インバータ５を介してアンドゲート１Ａの第１の入力端子に入力される。チャージポンプ回路２Ａはチャージポンプ回路２と同様に電源電圧を所定の高電圧Ｖｈｖに昇圧して出力する。なお、チャージポンプ回路２及び２Ａの各出力端子は接続されている。コンパレータ回路３Ａ−１，３Ａ−２の入力端子側の接続は実施形態１と同様であるが、コンパレータ回路３Ａ−１はクロックＣｃｌｋ１に同期して比較結果の出力電圧Ｖｏをイネーブル信号ＥＮ２としてアンドゲート１Ａの第２の入力端子に出力する。また、コンパレータ回路３Ａ−２はクロックＣｃｌｋ２に同期して比較結果の出力電圧Ｖｏをイネーブル信号ＥＮ１としてアンドゲート１の第２の入力端子に出力する。
図７Ｂにおいて、コンパレータ回路３Ａは、図６Ａのコンパレータ回路３に比較して以下の点が異なる。スイッチＳ１に代えてスイッチＳ１ａを備えた。ここで、差動増幅器Ａ１の出力電圧はスイッチＳ１ａの接点ａに入力され、接点ｂは接地され、共通端子から出力電圧Ｖｏが出力される。スイッチＳ１ａは、オフセットキャンセル期間において接点ｂ側に切り替えられ、コンパレータ比較動作期間において接点ａ側に切り替えられる。
以上のように構成された高電圧発生回路においては、２つのチャージポンプ回路２，２Ａが設けられ、２つのクロックＣｃｌｋ１，Ｃｃｌｋ２が各コンパレータ回路３Ａ−１，３Ａ−２のために発生される。ここで、各クロックＣｃｌｋ１，Ｃｃｌｋ２のコンパレータ比較動作期間は、オフセットキャンセル期間よりも長くなるように設定され、クロックＣｃｌｋ２はクロックＣｃｌｋ１から所定の位相差Δθだけシフトされている。以上の高電圧発生回路では、実施形態１の作用効果と同様の作用効果を有するとともに、以下の作用効果を有する。チャージポンプ回路２，２Ａの動作時間の割合Ｔｏｐは、図７Ｃに示すように次式で表される。
Ｔｏｐ＝比較動作期間／クロックの１サイクル期間 （１）
従って、チャージポンプ回路２，２Ａの性能を大幅に低下させることはない。また、チャージポンプ回路２，２Ａをそれぞれ実施形態１のチャージポンプ２の２分の１に上記割合Ｔｏｐを補正したサイズにすることによって、実施形態１と同等の電流駆動能力とより小さいリップルの高電圧Ｖｈｖを出力することができる。
また、オフセットキャンセル期間を少しずつずらしたコンパレータ回路と対応するクロックおよびチャージポンプ回路を２つ以上の複数用意して並列動作することにより、出力高電圧のリップルをさらに減少させた、あるいは電流駆動能力を高めた高電圧発生回路を実現できる。
実施形態３．
図８は本発明の実施形態３に係る高電圧発生回路の構成例を示す回路図である。実施形態３に係る高電圧発生回路は、図８に示すように、図６Ａの実施形態１に係る高電圧発生回路に比較して以下の点が異なる。
（１）コンパレータ回路３−１に代えて、実施形態２に係るコンパレータ回路３Ａ−１を備えた。
（２）コンパレータ回路３−２に代えて、オフセットフリー機能を有しない通常のコンパレータである差動増幅器Ａ２を備えた。なお、差動増幅器Ａ２の非反転入力端子には基準電圧Ｖｒｅｆが入力される。
（３）コンパレータ回路３Ａ−１からの出力電圧Ｖｏと、差動増幅器Ａ２からの出力電圧Ｖｏとの論理和演算を行ってイネーブル信号ＥＮを発生してアンドゲート１の第２の第２の入力端子に出力するオアゲート６をさらに備えた。
（４）分圧回路７に代えて、抵抗Ｒ０と、抵抗ｒ２と、抵抗Ｒ１ａ（＝Ｒ１−ｒ２）とが直列に接続されて構成される分圧回路７Ａを備えた。ここで、抵抗Ｒ０と抵抗ｒ２との接続点で分圧電圧Ｖｄｉｖを発生し、抵抗Ｒ１ａと抵抗ｒ２との接続点で分圧電圧Ｖｄｉｖ２を発生して差動増幅器Ａ２の反転入力端子に入力される。
図８は本発明の実施形態３に係る高電圧発生回路の構成例を示す回路図である。実施形態３に係る高電圧発生回路は、図８に示すように、図６Ａの実施形態１に係る高電圧発生回路に比較して以下の点が異なる。
（１）コンパレータ回路３−１に代えて、実施形態２に係るコンパレータ回路３Ａ−１を備えた。
（２）コンパレータ回路３−２に代えて、オフセットフリー機能を有しない通常のコンパレータである差動増幅器Ａ２を備えた。なお、差動増幅器Ａ２の非反転入力端子には基準電圧Ｖｒｅｆが入力される。
（３）コンパレータ回路３Ａ−１からの出力電圧Ｖｏと、差動増幅器Ａ２からの出力電圧Ｖｏとの論理和演算を行ってイネーブル信号ＥＮを発生してアンドゲート１の第２の第２の入力端子に出力するオアゲート６をさらに備えた。
（４）分圧回路７に代えて、抵抗Ｒ０と、抵抗ｒ２と、抵抗Ｒ１ａ（＝Ｒ１−ｒ２）とが直列に接続されて構成される分圧回路７Ａを備えた。ここで、抵抗Ｒ０と抵抗ｒ２との接続点で分圧電圧Ｖｄｉｖを発生し、抵抗Ｒ１ａと抵抗ｒ２との接続点で分圧電圧Ｖｄｉｖ２を発生して差動増幅器Ａ２の反転入力端子に入力される。
本実施形態では、１つのオフセットフリーコンパレータ回路３Ａ−１と、オフセットフリー機能を有しない通常のコンパレータである差動増幅器Ａ２とを備えたことを特徴としている。差動増幅器Ａ２は、高電圧Ｖｈｖの昇圧期間、並びに、オフセットフリーコンパレータ回路３Ａ−１がオフセットキャンセル期間において高電圧Ｖｈｖの低下を回復させるために用いられる。一方、オフセットフリーコンパレータ回路３Ａ−１は高電圧Ｖｈｖが安定状態であるときに高電圧Ｖｈｖの高精度のレギュレーション調整のために用いられる。従って、差動増幅器Ａ２においては、分圧電圧Ｖｄｉｖよりも若干高い分圧電圧Ｖｄｉｖ２が反転入力端子に入力され、高電圧Ｖｈｖが目標電圧近傍になるまでクロックＣｃｌｋにかかわらず連続的にチャージポンプ回路２を動作させることができる。その後、オフセットフリーコンパレータ回路３Ａ−１は、高電圧Ｖｈｖを目標電圧になるように高精度で動作させる。オフセットキャンセル期間においては、チャージポンプ回路２はその動作が停止され、高電圧Ｖｈｖは若干低下するであろう。その結果、クロックＣｃｌｋ１は実施形態２と同様にオフセットキャンセル期間よりも長い比較動作期間を有するように構成される。
以上説明したように、本実施形態によれば、オフセットフリーコンパレータ回路３Ａ−１と差動増幅器Ａ２とを備え、チャージポンプ回路２を動作させているので、チャージポンプの非制御期間に高電圧Ｖｈｖが増大したり大きく減少 するという問題点を解決することができる。従って、従来技術に比較して安定に動作させることができ、所定の高電圧を高精度で制御することができる。
実施形態４．
図９は本発明の実施形態４に係る高電圧発生回路の構成例を示す回路図である。実施形態４に係る高電圧発生回路は、図９に示すように、図８の実施形態３に係る高電圧発生回路に比較して以下の点が異なる。
（１）分圧回路７は実施形態１と同様に構成される。ここで、分圧電圧Ｖｄｉｖはコンパレータ回路３Ａ−１及び差動増幅器Ａ２の各反転入力端子に入力される。
（２）差動増幅器Ａ２の非反転入力端子に入力される基準電圧として、上記基準電圧Ｖｒｅｆよりも低い基準電圧Ｖｒｅｆ２を用いる。基準電圧Ｖｒｅｆ２は例えば次式で表される。
図９は本発明の実施形態４に係る高電圧発生回路の構成例を示す回路図である。実施形態４に係る高電圧発生回路は、図９に示すように、図８の実施形態３に係る高電圧発生回路に比較して以下の点が異なる。
（１）分圧回路７は実施形態１と同様に構成される。ここで、分圧電圧Ｖｄｉｖはコンパレータ回路３Ａ−１及び差動増幅器Ａ２の各反転入力端子に入力される。
（２）差動増幅器Ａ２の非反転入力端子に入力される基準電圧として、上記基準電圧Ｖｒｅｆよりも低い基準電圧Ｖｒｅｆ２を用いる。基準電圧Ｖｒｅｆ２は例えば次式で表される。
Ｖｒｅｆ２＝Ｖｒｅｆ−ΔＶｒｅｆ （２）
ここで、ΔＶｒｅｆ＝０．０１Ｖ〜０．１Ｖである。
以上のように構成することで、実施形態３と同様の作用効果を得ることができる。
さらに、実施形態３及び４においては、実施形態２のように、オフセットフリーコンパレータ回路及び対応するチャージポンプ回路を２組以上用意して、各々オフセットキャンセル期間をずらして設定することにより、実施形態２と同様の効果を得ることができる。オフセットフリー機能を有しない通常のコンパレータである差動増幅器は１つで共用可能であるが、複数用意することも問題は無く、その場合、実施形態３では抵抗ｒ２、実施形態４ではＶｒｅｆ２を複数個設けることもできる。
実施形態５．
図１０Ａは本発明の実施形態５に係るレギュレータ回路の構成例を示す回路図であり、図１０Ｂは図１０Ａのコンパレータ回路３Ｂの構成例を示す回路図である。例えばＮＡＮＤフラッシュメモリなどの不揮発性記憶装置では、前述したチャージポンプ回路を備えた高電圧発生回路からの出力電圧を用いて、高電圧（ＨＶ）から中間電圧（ＭＶ）までの間の種々の電圧を電圧レギュレータ回路を用いて発生しており、以下の実施形態では、これらに好適なレギュレータ回路について説明する。
図１０Ａは本発明の実施形態５に係るレギュレータ回路の構成例を示す回路図であり、図１０Ｂは図１０Ａのコンパレータ回路３Ｂの構成例を示す回路図である。例えばＮＡＮＤフラッシュメモリなどの不揮発性記憶装置では、前述したチャージポンプ回路を備えた高電圧発生回路からの出力電圧を用いて、高電圧（ＨＶ）から中間電圧（ＭＶ）までの間の種々の電圧を電圧レギュレータ回路を用いて発生しており、以下の実施形態では、これらに好適なレギュレータ回路について説明する。
図１０Ａにおいて、実施形態５に係るレギュレータ回路は、２つのコンパレータ回路３Ｂ−１，３Ｂ−２（総称して、符号３Ｂを付す。）と、インバータ４と、分圧抵抗Ｒ０，Ｒ１と、入力される高電圧Ｖｈｖを所定の出力電圧Ｖｐｐに降圧させる電圧降圧回路を構成するＮチャンネルＭＯＳトランジスタＱ１とを備えて構成される。
高電圧ＶｈｖはＭＯＳトランジスタＱ１のドレインに印加されるとともに、各コンパレータ回路３Ｂ−１，３Ｂ−２の各電源端子に印加される。クロックＣｃｌｋはコンパレータ回路３Ｂ−１に供給されるとともに、インバータ４を介してコンパレータ回路３Ｂ−２に供給される。分圧回路７からの分圧電圧Ｖｄｉｖはコンパレータ回路３Ｂ−１及び３Ｂ−２の各反転入力端子に入力される。所定の基準電圧Ｖｒｅｆはコンパレータ回路３Ｂ−１及び３Ｂ−２の各非反転入力端子に入力される。コンパレータ回路３Ｂ−１，３Ｂ−２からの各出力電圧Ｖｏはイネーブル信号ＥＮとしてＭＯＳトランジスタＱ１のゲートに印加される。そして、ＭＯＳトランジスタＱ１のソースは、高電圧Ｖｈｖから降圧された所定の電圧Ｖｐｐを発生して出力する。
図１０Ｂにおいて、コンパレータ回路３Ｂは、図６Ｂのコンパレータ回路３と同様に構成されるが、電源端子に高電圧Ｖｈｖが印加されることが異なる。図示しないが、他に電源Ｖｄｄを備えても良い。
以上のように構成されたレギュレータ回路は、ＭＯＳトランジスタＱ１と、分圧回路７と、基準電圧Ｖｒｅｆを有するコンパレータ回路３Ｂ−１，３Ｂ−２を備えて構成され、オフセットの問題は先の実施形態と同様に共通である。当該レギュレータ回路は、電圧降圧用ＭＯＳトランジスタＱ１を備えたことを除いて、実施形態１に係る高電圧発生回路と同様に動作する。従って、実施形態１と同様に、所定の電圧Ｖｐｐを高精度でかつ安定に発生することができる。
実施形態６．
図１１Ａは本発明の実施形態６に係るレギュレータ回路の構成例を示す回路図である。実施形態６に係るレギュレータ回路は、図１１Ａに示すように、図１０Ａの実施形態５に係るレギュレータ回路に比較して以下の点が異なる。
（１）ＮチャンネルＭＯＳトランジスタＱ１に代えて、電圧降圧回路を構成するＰチャンネルＭＯＳトランジスタＱ２を備えた。なお、ＰチャンネルＭＯＳトランジスタＱ２の基板パッドは高電圧Ｖｈｖに接続される。
（２）コンパレータ回路３Ｂ−１，３Ｂ−２に入力される入力電圧が異なる。具体的には、分圧回路７からの分圧電圧Ｖｄｉｖはコンパレータ回路３Ｂ−１，３Ｂ−２の各非反転入力端子に入力され、所定の基準電圧Ｖｒｅｆはコンパレータ回路３Ｂ−１，３Ｂ−２の各反転入力端子に入力される。
図１１Ａは本発明の実施形態６に係るレギュレータ回路の構成例を示す回路図である。実施形態６に係るレギュレータ回路は、図１１Ａに示すように、図１０Ａの実施形態５に係るレギュレータ回路に比較して以下の点が異なる。
（１）ＮチャンネルＭＯＳトランジスタＱ１に代えて、電圧降圧回路を構成するＰチャンネルＭＯＳトランジスタＱ２を備えた。なお、ＰチャンネルＭＯＳトランジスタＱ２の基板パッドは高電圧Ｖｈｖに接続される。
（２）コンパレータ回路３Ｂ−１，３Ｂ−２に入力される入力電圧が異なる。具体的には、分圧回路７からの分圧電圧Ｖｄｉｖはコンパレータ回路３Ｂ−１，３Ｂ−２の各非反転入力端子に入力され、所定の基準電圧Ｖｒｅｆはコンパレータ回路３Ｂ−１，３Ｂ−２の各反転入力端子に入力される。
以上のように構成されたレギュレータ回路は、ＭＯＳトランジスタＱ２がＰチャンネルＭＯＳトランジスタを用いることを除いて、実施形態５と同様に動作し、実施形態５と同様に、所定の電圧Ｖｐｐを高精度でかつ安定に発生することができる。
実施形態６の変形例．
図１１Ｂは実施形態６の変形例に係るレギュレータ回路であって、図１１Ａに係る実施形態６の回路を、実施形態１を実施形態２に変えたのと同様に変えた回路であり、図１１Ａのレギュレータ回路に比較して以下の点が異なる。
（１）ＰチャンネルＭＯＳトランジスタＱ４をさらに備えた。なお、ＰチャンネルＭＯＳトランジスタＱ４の基板パッドは高電圧Ｖｈｖに接続される。
（２）コンパレータ回路３Ｂに代えてコンパレータ回路３Ｃを備えた。コンパレータ回路３Ｃはコンパレータ回路３Ａと同様に構成されるが、電源端子に高電圧Ｖｈｖが印加されることが異なる。図示しないが他に電源Ｖｄｄも備えても良い。各コンパレータ回路の出力はそれぞれＰチャンネルＭＯＳトランジスタＱ２とＱ４のゲートに接続される。
（３）２つのクロックＣｃｌｋ１，Ｃｃｌｋ２を実施形態２と同様に備えた。
図１１Ｂは実施形態６の変形例に係るレギュレータ回路であって、図１１Ａに係る実施形態６の回路を、実施形態１を実施形態２に変えたのと同様に変えた回路であり、図１１Ａのレギュレータ回路に比較して以下の点が異なる。
（１）ＰチャンネルＭＯＳトランジスタＱ４をさらに備えた。なお、ＰチャンネルＭＯＳトランジスタＱ４の基板パッドは高電圧Ｖｈｖに接続される。
（２）コンパレータ回路３Ｂに代えてコンパレータ回路３Ｃを備えた。コンパレータ回路３Ｃはコンパレータ回路３Ａと同様に構成されるが、電源端子に高電圧Ｖｈｖが印加されることが異なる。図示しないが他に電源Ｖｄｄも備えても良い。各コンパレータ回路の出力はそれぞれＰチャンネルＭＯＳトランジスタＱ２とＱ４のゲートに接続される。
（３）２つのクロックＣｃｌｋ１，Ｃｃｌｋ２を実施形態２と同様に備えた。
以上のように構成された実施形態６及びその変形例に係るレギュレータ回路は、実施形態２と同様に、２つのクロックのオフセットキャンセル期間をずらして設定することにより、実施形態２と同様の効果を得ることができる。実施形態５と同様に、所定の電圧Ｖｐｐを高精度でかつ安定に発生することができ、かつリップル電圧を減少することができる。
実施形態７．
図１２は本発明の実施形態７に係るレギュレータ回路の構成例を示す回路図である。実施形態７に係るレギュレータ回路は、図１２に示すように、図１１Ａの実施形態６に係るレギュレータ回路に比較して以下の点が異なる。
（１）ＰチャンネルＭＯＳトランジスタＱ３及びＮチャンネルＭＯＳトランジスタＱ４を備え、イネーブル信号ＥＮをレベルシフト（昇圧）してＭＯＳトランジスタＱ２に印加するレベルシフタ８をさらに備えた。
（２）コンパレータ回路３Ｂ−１，３Ｂ−２に代えてコンパレータ回路３−１，３−２を備え、さらに入力される電源電圧と入力電圧が異なる。具体的には、電源電圧は電源Ｖｄｄに替え、分圧回路７からの分圧電圧Ｖｄｉｖはコンパレータ回路３−１，３−２の各反転入力端子に入力され、所定の基準電圧Ｖｒｅｆはコンパレータ回路３−１，３−２の各非反転入力端子に入力される。
ここで、ＭＯＳトランジスタＱ２〜Ｑ４は電圧降圧回路を構成する。以下、相違点について詳述する。
図１２は本発明の実施形態７に係るレギュレータ回路の構成例を示す回路図である。実施形態７に係るレギュレータ回路は、図１２に示すように、図１１Ａの実施形態６に係るレギュレータ回路に比較して以下の点が異なる。
（１）ＰチャンネルＭＯＳトランジスタＱ３及びＮチャンネルＭＯＳトランジスタＱ４を備え、イネーブル信号ＥＮをレベルシフト（昇圧）してＭＯＳトランジスタＱ２に印加するレベルシフタ８をさらに備えた。
（２）コンパレータ回路３Ｂ−１，３Ｂ−２に代えてコンパレータ回路３−１，３−２を備え、さらに入力される電源電圧と入力電圧が異なる。具体的には、電源電圧は電源Ｖｄｄに替え、分圧回路７からの分圧電圧Ｖｄｉｖはコンパレータ回路３−１，３−２の各反転入力端子に入力され、所定の基準電圧Ｖｒｅｆはコンパレータ回路３−１，３−２の各非反転入力端子に入力される。
ここで、ＭＯＳトランジスタＱ２〜Ｑ４は電圧降圧回路を構成する。以下、相違点について詳述する。
図１２のレベルシフタ８において、イネーブル信号ＥＮはＭＯＳトランジスタＱ４のゲートに印加され、そのソースは接地される。ＭＯＳトランジスタＱ４のドレインはＭＯＳトランジスタＱ３のドレイン及びゲート、並びにＭＯＳトランジスタＱ２のゲートに接続される。高電圧ＶｈｖはＭＯＳトランジスタＱ２のソース及び基板パッド、ＭＯＳトランジスタＱ３の基板パッド及びソースに印加され、ＭＯＳトランジスタＱ２のドレインは分圧回路７に接続されるとともに、出力電圧Ｖｐｐを出力する。
以上のように構成されたレギュレータ回路においては、コンパレータ回路３−１，３−２の電源電圧は所定の電源電圧Ｖｄｄで動作され、レベルシフタ８はレベスシフト及び論理一致回路を構成する。発振を回避するために、ＭＯＳトランジスタＱ２〜Ｑ４のサイズを注意深く設定する必要がある。また、ＭＯＳトランジスタＱ２のゲートにキャパシタと抵抗を直列接続した回路を接続（他端は接地）して発振を防止するように構成してもよい。
以上のように構成されたレギュレータ回路は、レベルシフタ８を用いることを除いて、実施形態５及び６と同様に動作し、実施形態５及び６と同様に、所定の電圧Ｖｐｐを高精度でかつ安定に発生することができる。
実施形態８．
図１３は本発明の実施形態８に係るレギュレータ回路の構成例を示す回路図である。実施形態８に係るレギュレータ回路は、図１３に示すように、図１２の実施形態７に係るレギュレータ回路に比較して以下の点が異なる。
（１）レベルシフタ８に加えて、レベルシフト（昇圧）するレベルシフタ８Ａをさらに備えた。
（２）レベルシフタ８のためのＰチャンネルＭＯＳトランジスタＱ５、及びレベルシフタ８ＡのためのＰチャンネルＭＯＳトランジスタＱ６をさらに備えた。ここで、ＭＯＳトランジスタＱ５，Ｑ６は入力電圧と出力電圧との間において、ＭＯＳトランジスタＱ２と直列に接続されかつ互いに並列に接続される。なお、レベルシフタ８，８Ａは高電圧Ｖｈｖで駆動される。
（３）コンパレータ回路３−１，３−２に代えてコンパレータ回路３Ａ−１，３Ａ−２を備える。
図１３は本発明の実施形態８に係るレギュレータ回路の構成例を示す回路図である。実施形態８に係るレギュレータ回路は、図１３に示すように、図１２の実施形態７に係るレギュレータ回路に比較して以下の点が異なる。
（１）レベルシフタ８に加えて、レベルシフト（昇圧）するレベルシフタ８Ａをさらに備えた。
（２）レベルシフタ８のためのＰチャンネルＭＯＳトランジスタＱ５、及びレベルシフタ８ＡのためのＰチャンネルＭＯＳトランジスタＱ６をさらに備えた。ここで、ＭＯＳトランジスタＱ５，Ｑ６は入力電圧と出力電圧との間において、ＭＯＳトランジスタＱ２と直列に接続されかつ互いに並列に接続される。なお、レベルシフタ８，８Ａは高電圧Ｖｈｖで駆動される。
（３）コンパレータ回路３−１，３−２に代えてコンパレータ回路３Ａ−１，３Ａ−２を備える。
図１３において、高電圧ＶｈｖはＭＯＳトランジスタＱ２のソース及び基板パッドに印加され、そのゲートはＭＯＳトランジスタＱ５，Ｑ６の各ソースに接続される。コンパレータ回路３Ａ−２は比較結果の出力電圧であるイネーブル信号ＥＮ１をレベルシフタ８を介してＭＯＳトランジスタＱ５のゲートに出力する。また、コンパレータ回路３Ａ−１は比較結果の出力電圧であるイネーブル信号ＥＮ２をレベルシフタ８Ａを介してＭＯＳトランジスタＱ６のゲートに出力する。ＭＯＳトランジスタＱ５，Ｑ６のドレインは分圧回路７に接続され、所定の電圧Ｖｐｐを発生して出力する。
以上のように構成されたレギュレータ回路においては、コンパレータ回路３Ａ−１，３Ａ−２の電源電圧は所定の電源電圧Ｖｄｄで動作され、レベルシフタ８はレベスシフト及び論理一致回路を構成する。発振を回避するために、ＭＯＳトランジスタＱ２〜Ｑ６のサイズを注意深く設定する必要がある。特に、ＭＯＳトランジスタＱ２は発振回避のために挿入される。
ここで、本実施形態８は、実施形態２と同様、２組以上のコンパレータ回路、レベルシフト回路、ＰＭＯＳトランジスタ及びオフセットキャンセル期間を少しずつずらしたクロックを備えることにより、実施形態２と同じ効果を得ることができる。
以上のように構成されたレギュレータ回路は、レベルシフタ８を用いることを除いて、実施形態５及び６と同様に動作し、実施形態５及び６と同様に、所定の電圧Ｖｐｐを高精度でかつ安定に発生することができる。
実施形態９．
図１４Ａは本発明の実施形態９に係る高電圧発生回路の構成例を示す回路図であり、図１４Ｂは図１４Ａのコンパレータ回路３Ｄの構成例を示す回路図である。また、図１４Ｃは図１４Ａのクロック発生回路５２によって発生されるクロックＣｃｌｋ１〜Ｃｃｌｋ４のタイミングチャートとコンパレータ回路３Ｄ−１、３Ｄ−２のスイッチの接続を示す図である。
図１４Ａは本発明の実施形態９に係る高電圧発生回路の構成例を示す回路図であり、図１４Ｂは図１４Ａのコンパレータ回路３Ｄの構成例を示す回路図である。また、図１４Ｃは図１４Ａのクロック発生回路５２によって発生されるクロックＣｃｌｋ１〜Ｃｃｌｋ４のタイミングチャートとコンパレータ回路３Ｄ−１、３Ｄ−２のスイッチの接続を示す図である。
実施形態９に係る高電圧発生回路は、図１４Ａに示すように、図６Ａの実施形態１に係る高電圧発生回路に比較して以下の点が異なる。
（１）コンパレータ回路３−１，３−２に代えて、コンパレータ回路３Ｄ−１，３Ｄ−２（総称して、符号３Ｄを付す。）を備えた。
（２）キャパシタＣｏをコンパレータ回路３Ｄの出力端にさらに備えた。
（３）クロック発生回路５０に代えて、クロック発生回路５２を備えた。また、これに合わせ、インバータ４は削除した。
以下、相違点について詳述する。
（１）コンパレータ回路３−１，３−２に代えて、コンパレータ回路３Ｄ−１，３Ｄ−２（総称して、符号３Ｄを付す。）を備えた。
（２）キャパシタＣｏをコンパレータ回路３Ｄの出力端にさらに備えた。
（３）クロック発生回路５０に代えて、クロック発生回路５２を備えた。また、これに合わせ、インバータ４は削除した。
以下、相違点について詳述する。
図１４Ａにおいて、クロック発生回路５２は、図１４Ｃに示すように、各コンパレータ回路のスイッチＳ１とＳ２、Ｓ３を別クロックＣｃｌｋ１、Ｃｃｌｋ２、あるいはＣｃｌｋ３、Ｃｃｌｋ４で制御する。その目的は、オフセットキャンセル期間からコンパレータ動作期間に移る瞬間はコンパレータ回路が正しい比較結果を出すまでにはある時間期間を要するので、その遷移期間をチャージポンプの制御に使用しないようにするためである。図１４Ｃに期間ｔｄで示す時間期間がその遷移に必要な時間期間である。
コンパレータ回路３Ｄ−１はクロックＣｃｌｋ１、Ｃｃｌｋ２に同期して比較結果の出力電圧Ｖｏをイネーブル信号ＥＮとしてアンドゲート１の第２の入力端子に出力するが、クロックＣｃｌｋ１はスイッチＳ１を制御し、クロックＣｃｌｋ２はスイッチＳ２とＳ３を制御する。ここで、スイッチＳ２及びＳ３がオフセットキャンセル設定からコンパレータ比較動作設定に切り替わった瞬間から時間期間ｔｄの後にスイッチＳ１がオンにされコンパレータ出力Ｖｏがイネーブル信号ＥＮに出力される。これにより、コンパレータ３Ｄ−１の比較動作の遷移期間はイネーブル信号ＥＮに反映されないが、この時間期間ｔｄはまだコンパレータ３Ｄ−２で制御されているので、実施形態１と同様にチャージポンプはシームレスに制御されている。コンパレータ回路３Ｄ−２はクロックＣｃｌｋ３、Ｃｃｌｋ４に同期して上記同様に動作する。クロックＣｃｌｋ３はクロックＣｃｌｋ１の反転クロックで、クロックＣｃｌｋ４はクロックＣｃｌｋ２をクロックＣｃｌｋ１の半周期分シフトさせたクロックとなっており、上記動作が達成される。
従って、本タイミングによる制御によれば、コンパレータ回路のコンパレータ比較動作開始時の応答速度に係る遷移期間の問題を回避でき、より高精度のチャージポンプ制御ができる。
なお、このコンパレータ回路のコンパレータ比較動作開始時の応答速度に係る遷移期間の問題は、全ての実施形態に共通であるが、本実施形態９のようにコンパレータ回路のスイッチを適切に制御することにより解決できる。なお、キャパシタＣｏは、コンパレータが切り換わる時のノイズの減少と応答速度の調整を行う。
実施形態の効果．
図１５Ａは従来例に係るフラッシュメモリのウエハテスト処理の一例を示すフローチャートである。図１５Ｂは実施形態に係る高電圧発生回路及びレギュレータ回路を用いた場合におけるフラッシュメモリのウエハテスト処理の一例を示すフローチャートである。
図１５Ａは従来例に係るフラッシュメモリのウエハテスト処理の一例を示すフローチャートである。図１５Ｂは実施形態に係る高電圧発生回路及びレギュレータ回路を用いた場合におけるフラッシュメモリのウエハテスト処理の一例を示すフローチャートである。
図１５ＡのステップＳ１において、電圧トリミング（調整）の前に電圧をモニタする処理を実行し、ステップＳ２において、各種電圧をトリミングする処理を実行する。さらに、ステップＳ３において、電圧トリミングの後に電圧をモニタする。ここで、ステップＳ２の各種電圧は、例えば以下の通りである。
（１）高電圧（ＨＶ）、中間電圧（ＭＶ）及び低電圧（ＬＶ）のための基準電圧Ｖｒｅｆ，発振回路のための基準電圧Ｖｒｅｆ、並びにスタンバイ回路のための基準電圧Ｖｒｅｆ；
（２）プログラム（データ書き込み）及びデータ消去のための高電圧（ＨＶ）；
（３）プログラム（データ書き込み）、データ消去及びデータ読み出しのための中間電圧圧（ＭＶ）；並びに
（４）複数の制御信号のレベルを供給するための低電圧（ＬＶ）。
（１）高電圧（ＨＶ）、中間電圧（ＭＶ）及び低電圧（ＬＶ）のための基準電圧Ｖｒｅｆ，発振回路のための基準電圧Ｖｒｅｆ、並びにスタンバイ回路のための基準電圧Ｖｒｅｆ；
（２）プログラム（データ書き込み）及びデータ消去のための高電圧（ＨＶ）；
（３）プログラム（データ書き込み）、データ消去及びデータ読み出しのための中間電圧圧（ＭＶ）；並びに
（４）複数の制御信号のレベルを供給するための低電圧（ＬＶ）。
これに対して、実施形態に係る高電圧発生回路及びレギュレータ回路を例えばフラッシュメモリなどの不揮発性記憶装置に用いた場合は、図１５ＢのステップＳ１１において、ＢＧＲ（バンドギャップリファレンス）基準電圧Ｖｒｅｆｗをトリミング（調整）する処理を実行した後、ステップＳ１２において、電圧トリミング後に電圧をモニタ処理を実行するだけですむ。
実施形態に係る高電圧発生回路及びレギュレータ回路を例えばフラッシュメモリなどの不揮発性記憶装置に用いた場合は、種々の電圧をトリミングする処理を行うことなく、チャージポンプ回路を備えた高電圧発生回路からの高電圧Ｖｈｖを高精度で正確に制御することができる。製造する半導体チップからこれらに関係する回路を除去することのみならず、ウエハテストにおける動作時間及びテスト時間を大幅に削減することができる。図１５Ａの従来例のウエハテストでは合計１１５項目の処理が必要であるが、これに対して、本実施形態を用いれば、およそ４５項目に半減以下にすることができ、製造コストを削減でき、しかも半導体チップのエリア面積を大幅に低減できる。
変形例．
以上の実施形態においては、高電圧発生回路について説明しているが、本発明はこれに限らず、少なくとも基準電圧Ｖｒｅｆよりも高い電圧を発生する電圧発生回路で構成してもよい。
以上の実施形態においては、高電圧発生回路について説明しているが、本発明はこれに限らず、少なくとも基準電圧Ｖｒｅｆよりも高い電圧を発生する電圧発生回路で構成してもよい。
本実施形態に係る高電圧発生回路は、ＮＡＮＤ型フラッシュメモリに限らず、その他のフラッシュメモリなどの不揮発性半導体記憶装置、例えば電子機器のためのレギュレータ回路、電源装置などの半導体装置に適用することができる。
本回路をＣＭＯＳ回路で作製する場合、スイッチ素子はＭＯＳトランジスタで構成され、キャパシタはＭＯＳキャパシタあるいはＭＯＭ（配線間容量を使用）、ＭＩＳ（配線層間に作製した絶縁膜を使用）キャパシタで構成され、抵抗は拡散層あるいはポリシリコン層で構成される。さらに分圧回路は抵抗分圧の他にキャパシタを直列接続した容量分圧回路が使用できる。
以上詳述したように、本発明に係る電圧発生回路及びレギュレータ回路によれば、従来技術に比較して安定に動作させることができ、所定の高電圧を高精度で制御することができる。
１，１Ａ…アンドゲート、
２，２Ａ…チャージポンプ回路、
３，３Ａ，３Ｂ，３Ｃ，３Ｄ，３−１，３−２，３Ａ−１，３Ａ−２，３Ｂ−１，３Ｂ−２，３Ｃ−１，３Ｃ−２，３Ｄ−１，３Ｄ−２…コンパレータ回路、
４，５…インバータ、
６…オアゲート、
７，７Ａ…分圧回路、
８，８Ａ…レベルシフタ、
５０，５１…クロック発生回路、
Ａ１，Ａ２…差動増幅器、
Ｃｓ…入力キャパシタ、
Ｃｏ…キャパシタ、
Ｑ１〜Ｑ６…ＭＯＳトランジスタ、
Ｒ０，Ｒ１，Ｒ１ａ，ｒ２…抵抗、
Ｓ１，Ｓ２，Ｓ３，Ｓ１ａ…スイッチ。
２，２Ａ…チャージポンプ回路、
３，３Ａ，３Ｂ，３Ｃ，３Ｄ，３−１，３−２，３Ａ−１，３Ａ−２，３Ｂ−１，３Ｂ−２，３Ｃ−１，３Ｃ−２，３Ｄ−１，３Ｄ−２…コンパレータ回路、
４，５…インバータ、
６…オアゲート、
７，７Ａ…分圧回路、
８，８Ａ…レベルシフタ、
５０，５１…クロック発生回路、
Ａ１，Ａ２…差動増幅器、
Ｃｓ…入力キャパシタ、
Ｃｏ…キャパシタ、
Ｑ１〜Ｑ６…ＭＯＳトランジスタ、
Ｒ０，Ｒ１，Ｒ１ａ，ｒ２…抵抗、
Ｓ１，Ｓ２，Ｓ３，Ｓ１ａ…スイッチ。
Claims (19)
- 電源電圧よりも高い高電圧に昇圧するチャージポンプ回路と、
上記昇圧された高電圧を所定の目標電圧になるように制御する出力電圧制御回路とを備えた高電圧発生回路であって、
上記出力電圧制御回路は、少なくとも２つのオフセットフリーコンパレータ回路、もしくは少なくとも１つのオフセットフリーコンパレータ回路及び少なくとも１つの差動増幅器を備え、
上記オフセットフリーコンパレータ回路は、
上記高電圧に対応する電圧を入力するカップリングキャパシタと、
上記カップリングキャパシタからの電圧を所定の基準電圧と比較して、比較結果電圧を上記チャージポンプ回路に出力する差動増幅器と、
上記差動増幅器にそれぞれ接続され、上記差動増幅器のオフセットをキャンセルするための複数のスイッチとを備えたことを特徴とする電圧発生回路。 - 上記出力電圧制御回路は２つのオフセットフリーコンパレータ回路を備え、
上記２つのオフセットフリーコンパレータ回路は、少なくとも１つのクロックを用いて、オフセットキャンセル期間とコンパレータ動作期間とを互いに交互に動作するように構成されたことを特徴とする請求項１記載の電圧発生回路。 - 上記出力電圧制御回路は少なくとも２つのオフセットフリーコンパレータ回路を備え、
上記少なくとも２つのオフセットフリーコンパレータ回路は、少なくとも２つのクロックを用いて、オフセットキャンセル期間が互いに重ならないように、かつ各オフセットフリーコンパレータ回路においてオフセットキャンセル期間とコンパレータ動作期間とを交互に動作するように構成されたことを特徴とする請求項１記載の電圧発生回路。 - 上記出力電圧制御回路は１つのオフセットフリーコンパレータ回路及び１つの差動増幅器を備え、
上記オフセットフリーコンパレータ回路は、少なくとも１つのクロックを用いて、オフセットキャンセル期間とコンパレータ動作期間とを互いに交互に動作するように構成されたことを特徴とする請求項１記載の電圧発生回路。 - 上記出力電圧制御回路は少なくとも２つのオフセットフリーコンパレータ回路及び少なくとも１つの差動増幅器を備え、
上記少なくとも２つのオフセットフリーコンパレータ回路は、少なくとも２つのクロックを用いて、オフセットキャンセル期間が互いに重ならないように、かつ各オフセットフリーコンパレータ回路においてオフセットキャンセル期間とコンパレータ動作期間とを交互に動作するように構成されたことを特徴とする請求項１記載の電圧発生回路。 - 上記高電圧を所定の対応する分圧電圧に分圧して上記出力電圧制御回路に出力する分圧回路をさらに備えたことを特徴とする請求項１〜５のうちのいずれか１つに記載の電圧発生回路。
- 上記分圧回路は、上記高電圧を、所定の対応する第１の分圧電圧及び上記第１の分圧電圧よりも低い第２の分圧電圧に分圧し、上記第１の分圧電圧を上記差動増幅器に出力し、上記第２の分圧電圧を上記オフセットフリーコンパレータ回路に出力することを特徴とする請求項６記載の電圧発生回路。
- 上記分圧回路は、上記分圧電圧を上記オフセットフリーコンパレータ回路及び上記差動増幅器に出力し、
上記オフセットフリーコンパレータ回路に入力される基準電圧は、上記差動増幅器に入力される基準電圧よりも高いことを特徴とする請求項６記載の電圧発生回路。 - 入力電圧を所定の出力電圧に降圧させる電圧降圧回路と、
上記出力電圧を所定の目標電圧に制御する出力電圧制御回路とを備えたレギュレータ回路であって、
上記出力電圧制御回路は、少なくとも２つのオフセットフリーコンパレータ回路を備え、
上記各オフセットフリーコンパレータ回路は、
上記出力電圧に対応する電圧を入力するカップリングキャパシタと、
上記カップリングキャパシタからの電圧を所定の基準電圧と比較して、比較結果電圧を上記電圧降圧回路に出力する差動増幅器と、
上記差動増幅器にそれぞれ接続され、上記差動増幅器のオフセットをキャンセルするための複数のスイッチとを備えたことを特徴とするレギュレータ回路。 - 上記出力電圧を所定の対応する分圧電圧に分圧して上記出力電圧制御回路に出力する分圧回路をさらに備えたことを特徴とする請求項９記載のレギュレータ回路。
- 上記２つのオフセットフリーコンパレータ回路は、少なくとも１つのクロックを用いて、オフセットキャンセル期間とコンパレータ動作期間とを互いに交互に動作するように構成されたことを特徴とする請求項９又は１０記載のレギュレータ回路。
- 上記少なくとも２つのオフセットフリーコンパレータ回路は、少なくとも２つのクロックを用いて、オフセットキャンセル期間が互いに重ならないように、かつ各オフセットフリーコンパレータ回路においてオフセットキャンセル期間とコンパレータ動作期間とを交互に動作するように構成されたことを特徴とする請求項９又は１０記載のレギュレータ回路。
- 上記電圧降圧回路は、ＮチャンネルＭＯＳトランジスタ又はＰチャンネルＭＯＳトランジスタである第１のＭＯＳトランジスタを含むことを特徴とする請求項９〜１２のうちのいずれか１つに記載のレギュレータ回路。
- 上記比較結果電圧を電圧変換して、電圧変換後の電圧を上記第１のＭＯＳトランジスタのゲートに印加する少なくとも１つのレベルシフタをさらに備えたことを特徴とする請求項１３記載のレギュレータ回路。
- 上記入力電圧と上記出力電圧との間において、上記第１のＭＯＳトランジスタと直列にそれぞれ接続されかつ互いに並列に接続される少なくとも２つのＭＯＳトランジスタと、
上記少なくとも２つのオフセットフリーコンパレータ回路からの各比較結果電圧を電圧変換して、電圧変換後の各電圧をそれぞれ上記複数のＭＯＳトランジスタのゲートに印加する複数のレベルシフタとをさらに備えたことを特徴とする請求項１３記載のレギュレータ回路。 - 請求項１〜８のうちのいずれか１つに記載の電圧発生回路を備えたことを特徴とする半導体記憶装置。
- 請求項１〜８のうちのいずれか１つに記載の電圧発生回路を備えたことを特徴とする半導体装置。
- 請求項９〜１５のうちのいずれか１つに記載のレギュレータ回路を備えたことを特徴とする半導体記憶装置。
- 請求項９〜１５のうちのいずれか１つに記載のレギュレータ回路を備えたことを特徴とする半導体装置。
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