TWI572135B - 電壓產生電路及調節器電路 - Google Patents

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Description

電壓產生電路及調節器電路
本發明是有關於一種用於例如快閃記憶體等半導體記憶裝置的電壓產生電路以及調節器電路、以及包括上述電壓產生電路及上述調節器電路的半導體記憶裝置及半導體裝置。
圖1是表示習知例的作為例如快閃記憶體的非揮發性記憶裝置的構成的方塊圖。
於圖1中，非揮發性記憶裝置構成為包括：(1)儲存資料的作為例如快閃記憶體陣列的記憶胞陣列20；(2)頁面緩衝器21，於將來自輸入輸出緩衝器31的資料，以頁面單元(page unit)寫入記憶胞陣列20，或者以頁面單元(page unit)讀出來自記憶胞陣列的資料，並輸出至輸入輸出緩衝器31時使用；(3)列解碼器22，用以應對指定位址而指定記憶胞陣列入輸出緩衝器31時使用；(3)列解碼器22，用以應對指定位址而指定記憶胞陣列20的區塊及字元線；(4)狀態暫存器23，基於來自控制邏輯35的信號，臨時儲存該非揮發性記憶裝置的狀態，並輸出至輸入輸出緩衝器31，產生就緒/忙碌信號(R/B信號)，並輸出至R/B信號端子42；(5)輸入輸出緩衝器31，臨時儲存經由輸入輸出端子41而輸入輸出的資料；(6)命令解碼器32，對來自輸入輸出緩衝器31的命令進行解碼，並將所解碼的命令資料輸出至控制邏輯35；(7)位址緩衝器33，臨時儲存來自輸入輸出緩衝器31的指定位址；(8)電源接通重置電路36，基於外部電源電壓VCC，輸出重置信號，該重置信號用於在電源接通時重置該半導體晶片的動作；(9)參考電壓產生電路10，基於經由外部電源電壓端子44而施加的外部電源電壓VCC，產生規定的內部電源電壓用參考電壓VDDREF及規定的參考電壓VREF；(10)內部電源電壓產生電路11，基於參考電壓VDDREF產生內部電源電壓VDD，並供給至各電路；(11)高電壓及中間電壓產生及控制電路12，基於上述參考電壓VREF，產生並輸出資料寫入(編程)及抹除所需的高電壓(HV)及中間電壓(MV)；以及 (12)控制邏輯35，基於來自命令解碼器32的命令資料、經由控制信號端子43而輸入的控制信號、或來自電源接通重置電路36的重置信號，對該非揮發性記憶裝置內的各電路(包含參考電壓產生電路10、內部電源電壓產生電路11以及高電壓及中間電壓產生及控制電路12、頁面緩衝器21、狀態暫存器23)進行規定的控制。
如圖1所示，於例如快閃記憶體等非揮發性記憶裝置中，需要產生高電壓(HV)。
圖2是表示習知例的高電壓產生電路的構成的電路圖。此外，圖3是表示圖2的高電壓產生電路的動作且表示高電壓Vhv和時間的關係圖。
例如在圖1的NAND型快閃記憶體等使用福勒-諾得海姆(Fowler Nordheim)穿隧現象的非揮發性記憶裝置中，為了產生比電源電壓Vdd高的規定的高電壓(HV)，以進行編程(資料寫入)及資料抹除，而使用有電荷泵電路102。於圖2中，高電壓產生電路構成為包括：及閘(and gate)101；電荷泵電路102；分壓電阻RO、R1，用於將作為輸出電壓的高電壓Vhv分壓而獲得分壓電壓Vdiv，以及差動放大器103，用於將分壓電阻Vdiv與參考電壓Vref進行比較。於此，如圖3所示，對應於該差動放大器103的偏移電壓值，自差動放大器103輸出的致能信號EN是不同的且從參考電壓Vref脫離跳脫點(trip point)。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本專利特開2008-178079號公報
[發明欲解決的課題]
於圖2的高電壓產生電路中，存在如下問題。
於圖2中，存在的問題如下：比較器包括差動放大器或運算放大器，偏移電壓相對於輸入電壓Vin=Vref至Vin=Vref±Voffset為止的跳脫點(trip point)而產生誤差，導致高電壓Vhv偏離規定的目標電壓Vtarget。假設，當偏移電壓Voffset=36mV(標準偏差的三倍)時，高電壓Vhv會偏離目標電壓Vtarget約3%(其中，參考電壓Vref=1.2V)。如果發生偏離上述3%，於使用遞增步進脈衝編程(ISPP，Increment Step Pulse Program)法的情況下，會增大資料讀出干擾，從而增大讀出錯誤。此時，當步進電壓Vstep=103%時，於編程時臨界電壓分佈寬度超過106%，資料讀出時電壓Vpass自6V偏離為6.18V的情況下，會產生非常差的讀出干擾。此外，當讀出電壓自1.3V偏離-3%而減少0.04V時，每次步進0.025V的情況下，該電壓減少需要1步或2步的修整(trimming)處理。
圖4A是表示專利文獻1中揭示的無偏移比較器電路的構成例的電路圖。此外，圖4B是表示圖4A的無偏移比較器電路的動作的時序圖(Timing Chart)。
圖4A的比較器電路構成為包括：開關124及開關125；取樣與保持(sample and hold)用的輸入電容器120；作為放大器增益a的放大電路的第一放大器121；作為放大器增益A的第二放大電路的第二放大器122；以及閉鎖電路 (latch circuit)123。開關124連接於比較器電路的輸入端子VIN與輸入電容器120的一端子之間。開關125連接於接地與輸入電容器120的一端子之間。輸入電容器120的另一端子連接於第一放大器121的反相輸入端子。第一放大器121的非反相輸入端子接地。第一放大器121的輸出端子經由閉鎖電路123而連接於比較器電路的輸出端子OUT。而且，第一放大器121的輸出端子連接於第二放大器122的輸入端子。第二放大器122的輸出端子經由開關126而連接於第一放大器121的反相輸入端子。
第一放大器121的放大器增益a(例如10倍)設定得比第二放大器122的放大器增益A(例如100倍)低。而且，於取樣狀態下，使用第一放大器121及第二放大器122,於保持及比較狀態下僅使用第一放大器121。
開關124及開關126是藉由圖4B所示的時脈信號1而被控制為接通或斷開。開關125是藉由圖4B所示的時脈信號2而被控制為接通或斷開。閉鎖電路123藉由時脈信號2而對第一放大器121的輸出端子的電壓進行放大及閉鎖。如圖4B所示，時脈信號1的相位與時脈信號2的相位互補。此外，時脈信號1與時脈信號2存在同時變成低位準的期間。因此，存在所有開關124、開關125、開關126同時斷開的期間。
如以上說明般，使用有用於與輸入信號耦合的輸入電容器以及用於向輸入側回授比較器的輸出的回授迴路的無偏移比較器電路，於如專利文獻1的A/D轉換器的技術領域 為眾所周知。
圖5A是表示將如習知例的無偏移比較器電路單純地應用於圖2的電路的高電壓產生電路的第一動作模式的電路圖，圖5B是表示圖5A的高電壓產生電路的第二動作模式的電路圖。此外，圖5C是表示圖5A及圖5B的高電壓產生電路的動作且表示分壓電壓Vdiv和時間的關係圖。於圖5A及圖5B中，高電壓產生電路構成為包括反或閘101A、電荷泵電路102、差動放大器103、閉鎖電路L1、開關S1、開關S2、開關S3以及輸入電容器Cs。此外，於圖5A及圖5B中，Sclk為例如100kHz左右的系統時脈，Pclk為例如20MHz左右的電荷泵用時脈。此外，於閉鎖電路L1的兩端分別產生致能信號EN及反相致能信號ENB。
於圖5A及圖5B中，說明如何消除偏移效應。首先，例如如圖5A所示，當開關S2接通、開關S1斷開且開關S3連接於參考電壓Vref時，差動放大器103的反相輸入端子電壓Vm=Vref+Voffset。此外，於圖5B中，當開關S1接通、開關S2斷開且開關S3連接於分壓電壓Vdiv時，包括回授迴路的差動放大器103以VdiV=Vref的方式進行控制。
然而，這一類型的比較器電路並不用於控制電荷泵電路。原因是，於各開關S1~開關S3切換至偏移消除位置而消除偏移的期間，比較器電路無法控制電荷泵電路。
圖5D是表示圖5A及圖5B的高電壓產生電路的各狀態下的動作例且表示高電壓Vhv和時間的關係圖。
於圖5A的動作期間，由於開關S1斷開，比較器電 路無法回授分壓電壓Vdiv，電荷泵電路102根據不反映分壓電壓Vdiv的閉鎖狀態進行控制。因此，存在如下問題：當閉鎖電路L1閉鎖為高位準時，高電壓Vhv增大，另一方面，當閉鎖電路L1閉鎖為低位準時，高電壓Vhv減少，當裝置狀態變化而負載電流急劇增大時，高電壓Vhv有可能急劇減少。
本發明的目的在於提供一種與習知技術相比能穩定地動作、且高精度地控制規定的高電壓的電壓產生電路、調節器電路及包括上述電壓產生電路及上述調節器電路的半導體記憶裝置、以及包括上述電壓產生電路及上述調節器電路的半導體裝置。
第一發明的電壓產生電路是包括電荷泵電路及輸出電壓控制電路的高電壓產生電路，上述電荷泵電路進行升壓至比電源電壓高的高電壓，上述輸出電壓控制電路以經升壓的上述高電壓變成規定的目標電壓的方式進行控制，上述電壓產生電路的特徵在於：上述輸出電壓控制電路包括至少2個無偏移比較器電路、或至少1個無偏移比較器電路及至少1個差動放大器，其中上述無偏移比較器電路包括：耦合電容器，輸入與上述高電壓對應的電壓；差動放大器，將來自上述耦合電容器的電壓與規定的參考電壓進行比較，並將比較結果電壓輸出至上述電荷泵電路；以及 多個開關，分別連接於上述差動放大器，用來消除上述差動放大器的偏移。
在上述電壓產生電路中，其特徵在於，上述輸出電壓控制電路包括2個無偏移比較器電路，上述2個無偏移比較器電路構成為，使用至少1個時脈，並使偏移消除期間與比較器動作期間相互交替地進行動作。
此外，在上述電壓產生電路中，其特徵在於，上述輸出電壓控制電路包括至少2個無偏移比較器電路，上述至少2個無偏移比較器電路構成為，使用至少2個時脈，使偏移消除期間相互不重疊，且於各無偏移比較器電路中使偏移消除期間與比較器動作期間交替地進行動作。
而且，在上述電壓產生電路中，其特徵在於，上述輸出電壓控制電路包括1個無偏移比較器電路及1個差動放大器，上述無偏移比較器電路構成為，使用至少1個時脈，使偏移消除期間與比較器動作期間相互交替地進行動作。
此外，在上述電壓產生電路中，其特徵在於，上述輸出電壓控制電路包括至少2個無偏移比較器電路及至少1個差動放大器，上述至少2個無偏移比較器電路構成為，使用至少2個時脈，使偏移消除期間相互不重疊，且於各無偏移比較器電路中使偏移消除期間與比較器動作期間交替地進行動作。
此外，在上述電壓產生電路中，其特徵在於更包括分壓電路，該分壓電路將上述高電壓分壓成規定的對應的分 壓電壓，並輸出至上述輸出電壓控制電路。
而且，在上述電壓產生電路中，其特徵在於，上述分壓電路將上述高電壓分壓成規定的對應的第一分壓電壓及第二分壓電壓，該第二分壓電壓低於上述第一分壓電壓，將上述第一分壓電壓輸出至上述差動放大器，將上述第二分壓電壓輸出至上述無偏移比較器電路。
此外，在上述電壓產生電路中，其特徵在於，上述分壓電路將上述分壓電壓輸出至上述無偏移比較器電路及上述差動放大器，輸入至上述無偏移比較器電路的參考電壓高於輸入至上述差動放大器的參考電壓。
第二發明的調節器電路包括：降電壓電路，使輸入電壓降壓為輸出電壓；以及輸出電壓控制電路，將上述輸出電壓控制為規定的目標電壓；上述調節器電路的特徵在於，上述輸出電壓控制電路包括至少2個無偏移比較器電路，其中上述各無偏移比較器電路包括：耦合電容器，輸入與上述輸出電壓對應的電壓；差動放大器，將來自上述耦合電容器的電壓與規定的參考電壓進行比較，並將比較結果電壓輸出至上述降電壓電路；以及多個開關，分別連接於上述差動放大器，用來消除上述差動放大器的偏移。
在上述調節器電路中，其特徵在於更包括分壓電路，該分壓電路將上述輸出電壓分壓成規定的對應的分壓電壓，並輸出至上述輸出電壓控制電路。
此外，在上述調節器電路中，其特徵在於，上述2個無偏移比較器電路構成為，使用至少1個時脈，並使偏移消除期間與比較器動作期間相互交替地進行動作。
而且，在上述調節器電路中，其特徵在於，上述至少2個無偏移比較器電路構成為，使用至少2個時脈，使偏移消除期間相互不重疊，且於各無偏移比較器電路中使偏移消除期間與比較器動作期間交替地進行動作。
此外，在上述調節器電路中，其特徵在於，上述降電壓電路包含第一MOS電晶體，該第一MOS電晶體為N通道MOS電晶體或P通道MOS電晶體。
此外，在上述調節器電路中，其特徵在於更包括至少1個位準偏移器，上述至少1個位準偏移器對上述比較結果電壓進行電壓轉換，並將經電壓轉換後的電壓施加於上述第一MOS電晶體的閘極。
而且，在上述調節器電路中，其特徵在於更包括：至少2個第二MOS電晶體，於上述輸入電壓與上述輸出電壓之間分別與上述第一MOS電晶體串聯連接，且上述至少2個第二MOS電晶體相互並聯地連接；以及多個位準偏移器，對來自上述至少2個無偏移比較器電路的各比較結果電壓進行電壓轉換，將經電壓轉換後的各電壓分別施加於上述至少2個第二MOS電晶體的閘極。
第三發明的半導體記憶裝置的特徵在於，包括上述電壓產生電路。
第四發明的半導體裝置的特徵在於，包括上述電壓產生電路。
第五發明的半導體記憶裝置的特徵在於，包括上述調節器電路。
第六發明的半導體裝置的特徵在於，包括上述調節器電路。
因此，根據本發明的電壓產生電路及調節器電路，與習知技術相比能穩定地動作，且可高精度地控制規定的高電壓。
1、1A、101‧‧‧及閘
2、2A‧‧‧電荷泵電路
3、3A、3B、3C、3D、3-1、3-2、3A-1、3A-2、3B-1、3B-2、3C-1、3C-2、3D-1、3D-2‧‧‧比較器電路
4、5‧‧‧反相器
6‧‧‧或閘
7、7A‧‧‧分壓電路
8、8A‧‧‧位準偏移器
10‧‧‧參考電壓產生電路
11‧‧‧內部電源電壓產生電路
12‧‧‧高電壓及中間電壓產生及控制電路
20‧‧‧記憶胞陣列
21‧‧‧頁面緩衝器
22‧‧‧列解碼器
23‧‧‧狀態暫存器
31‧‧‧輸入輸出緩衝器
32‧‧‧命令解碼器
33‧‧‧位址緩衝器
35‧‧‧控制邏輯
36‧‧‧電源接通重置電路
41‧‧‧輸入輸出端子
42‧‧‧R/B信號端子
43‧‧‧控制信號端子
44‧‧‧外部電源電壓端子
50、51、52‧‧‧時脈產生電路
101A‧‧‧反或閘
102‧‧‧電荷泵電路
103‧‧‧差動放大器
120、Cs‧‧‧輸入電容器
121‧‧‧第一放大器
122‧‧‧第二放大器
123、L1‧‧‧閉鎖電路
124、125、126、S1、S2、S3、S1a‧‧‧開關
a、b‧‧‧接點
A1、A2‧‧‧差動放大器
Cclk、Cclk1~Cclk4‧‧‧時脈
Co‧‧‧電容器
EN、EN1、EN2‧‧‧致能信號
ENB‧‧‧反相致能信號
Pclk‧‧‧電荷泵用時脈
Q1~Q6‧‧‧MOS電晶體
R0、R1、R1a、r2‧‧‧電阻
S1、S2、S3、S11、S12‧‧‧步驟
Sclk‧‧‧系統時脈
td‧‧‧期間
V+、V-‧‧‧電壓
VCC‧‧‧外部電源電壓
Vdd‧‧‧電源電壓
Vdiv‧‧‧分壓電壓
VDDREF‧‧‧內部電源電壓用參考電壓
VDD‧‧‧內部電源電壓
Vhv‧‧‧高電壓
Vin‧‧‧輸入電壓
VIN‧‧‧輸入端子
Vm‧‧‧反相輸入端子電壓
Vo‧‧‧輸出電壓
Voffset‧‧‧偏移電壓
Vpp‧‧‧輸出電壓
VREF、Vref、Vref2‧‧‧參考電壓
Vstep‧‧‧步進電壓
Vtarget‧‧‧目標電壓
1、2‧‧‧時脈信號
圖1是表示習知例的非揮發性記憶裝置的構成的方塊圖。
圖2是表示習知例的高電壓產生電路的構成的電路圖。
圖3是表示圖2的高電壓產生電路的動作且表示高電壓Vhv和時間的關係圖。
圖4A是表示專利文獻1中揭示的無偏移比較器電路的構成例的電路圖。
圖4B是表示圖4A的無偏移比較器電路的動作的時序圖。
圖5A是表示習知例的高電壓產生電路的第一動作模式 的電路圖。
圖5B是表示圖5A的高電壓產生電路的第二動作模式的電路圖。
圖5C是表示圖5A及圖5B的高電壓產生電路的動作且表示分壓電壓Vdiv和時間的關係圖。
圖5D是表示圖5A及圖5B的高電壓產生電路的動作例且表示高電壓Vhv和時間的關係圖。
圖6A是表示本發明的實施方式1的高電壓產生電路的構成例的電路圖。
圖6B是表示圖6A的比較器電路3的構成例的電路圖。
圖7A是表示本發明的實施方式2的高電壓產生電路的構成例的電路圖。
圖7B是表示圖7A的比較器電路3A的構成例的電路圖。
圖7C由圖7A的時脈產生電路51產生的時脈Cclk1、時脈CcIk2的時序圖。
圖8是表示本發明的實施方式3的高電壓產生電路的構成例的電路圖。
圖9是表示本發明的實施方式4的高電壓產生電路的構成例的電路圖。
圖10A是表示本發明的實施方式5的調節器電路的構成例的電路圖。
圖10B是表示圖10A的比較器電路3B的構成例的電路圖。
圖11A是表示本發明的實施方式6的調節器電路的構成 例的電路圖。
圖11B是表示本發明的實施方式6的變形例的調節器電路的構成例的電路圖。
圖12是表示本發明的實施方式7的調節器電路的構成例的電路圖。
圖13是表示本發明的實施方式8的調節器電路的構成例的電路圖。
圖14A是表示本發明的實施方式9的高電壓產生電路的構成例的電路圖。
圖14B是表示圖14A的比較器電路3D的構成例的電路圖。
圖14C是由圖14A的時脈產生電路51產生的時脈Cclk1~時脈Cclk4的時序圖。
圖15A是表示習知例的快閃記憶體的晶圓測試處理的一例的流程圖。
圖15B是表示實施方式的快閃記憶體的晶圓測試處理的一例的流程圖。
以下，參照圖式來說明本發明的實施方式。此外，於以下的各實施方式中，對相同的構成要素附加相同的符號。
實施方式1.
圖6A是表示本發明的實施方式1的高電壓產生電路的構成例的電路圖，圖6B是表示圖6A的比較器電路3的構成 例的電路圖。於圖6A中，高電壓產生電路構成為包括及閘1、電荷泵電路2、包含分壓電阻RO、分壓電阻R1的分壓電路7、例如為無偏移比較器而構成輸出電壓控制電路的比較器電路3-1、比較器電路3-2(統稱時為標號3)、反相器(inverter)4以及時脈產生電路50。此外，時脈產生電路50用於後述實施方式而省略圖示。
於圖6A中，將電荷泵用時脈Pclk輸入至及閘1的第一輸入端子，將來自各比較器電路3-1及比較器電路3-2的輸出電壓作為致能信號EN而輸入至及閘1的第二輸入端子。將來自及閘1的輸出電壓輸入至電荷泵電路2，電荷泵電路2將電源電壓升壓至比電源電壓Vdd高的高電壓Vhv，並予以輸出。分壓電阻RO、分壓電阻R1於其等的各一端串聯連接，電阻RO的另一端接地，電阻R1的另一端連接於電荷泵電路2的輸出端子。
高電壓Vhv經分壓電阻RO、分壓電阻R1分壓之後，將與高電壓Vhv對應的分壓電壓Vdiv輸入至各比較器電路3-1及比較器電路3-2的各反相輸入端子。此外，將規定的參考電壓Vref輸入至各比較器電路3-1及比較器電路3-2的非反相輸入端子。比較器電路3-1基於來自時脈產生電路50的時脈Cclk而動作，對輸入至反相輸入端子的電壓與輸入至非反相輸入端子的電壓進行比較，將作為比較結果信號的輸出電壓Vo作為致能信號EN而輸入至及閘1的第二輸入端子。此外，藉由反相器4將來自時脈產生電路50的時脈Cclk反相之後，輸入至比較器電路3-2的時脈端子。比較器電路 3-2基於經反相的時脈Cclk而動作，對輸入至反相輸入端子的電壓與輸入至非反相輸入端子的電壓進行比較，將作為比較結果信號的輸出電壓Vo作為致能信號EN而輸入至及閘1的第二輸入端子。
於圖6B中，比較器電路3構成為包括：差動放大器A1，例如為運算放大器，以規定的電源電壓Vdd動作；開關S1~開關S3；以及輸入耦合電容器(以下成為輸入電容器)Cs，用以使輸入信號電容耦合。於圖6B中，將輸入至比較器電路3的非反相輸入端子的電壓V+輸入至差動放大器A1的非反相輸入端子，並連接於開關S3的接點a。此外，將輸入至比較器電路3的反相輸入端子的電壓V-經由開關S3的接點b及共通端子、以及輸入電容器Cs而輸入至差動放大器A1的反相輸入端子。自差動放大器A1輸出的輸出電壓經由開關S2而回授至反相輸入端子，且經由開關S1而作為比較器電路3的輸出電壓Vo輸出。此外，開關S1~開關S3是依據輸入至時脈端子()的時脈而如以下般被控制為接通或斷開。
(A)當比較器比較動作期間=電荷泵電路2受控制時：開關S1接通，開關S2斷開，開關S3切換至接點b側(分壓電壓Vdiv)。
(B)當偏移消除期間=電荷泵電路2不受控制時：開關S1斷開，開關S2接通，開關S3切換至接點a側(參考電壓Vref)。
於本實施方式中，特徵為包括2個比較器電路3-1、比較器電路3-2，且使上述2個比較器電路3-1、比較器電路 3-2交替地動作。當2個比較器電路3-1、比較器電路3-2中的一比較器為偏移消除期間時，另一比較器為比較器動作期間，電荷泵電路2無接縫地(seamless)、不中斷地(continuously)被控制。因此，可以解決如上述般在電荷泵的非控制期間高電壓Vhv增大或減少的問題。於此，由於2個比較器電路3-1、比較器電路3-2無法完全相同，因此，當分壓電壓Vdiv非常接近參考電壓Vref時有一個輸出高另一個輸出低的情況，但最多1時脈的動作期間便能修正，所以沒有問題。
如以上所說明，根據本實施方式，包括2個比較器電路3-1、比較器電路3-2，使上述2個比較器電路3-1、比較器電路3-2交替地動作，而使電荷泵電路2動作，因此，可解決電荷泵的非控制期間高電壓Vhv增大或減少的問題。因此，與習知技術相比能穩定地動作，且可補償差動放大器的偏移電壓，高精度地控制規定的高電壓。
此外，於本實施方式中，使用的是單相時脈Cclk，但本發明並不限定於此，亦可使用2個時脈互補的非重疊兩相時脈。此外，亦可對開關S1、開關S2、開關S3分別分配個別的時脈。
實施方式2.
圖7A是表示本發明的實施方式2的高電壓產生電路的構成例的電路圖，圖7B是表示圖7A的比較器電路3A的構成例的電路圖。此外，圖7C是由圖7A的時脈產生電路51產生的時脈Cclk1、時脈Cclk2的時序圖。
如圖7A所示，實施方式2的高電壓產生電路與圖6A的實施方式1的高電壓產生電路相比有以下不同點。
(1)更包括電荷泵電路2A與及閘1A。
(2)因及閘1A的存在而更包括反相器5。
(3)取代比較器電路3-1、比較器電路3-2，而包括比較器電路3A-1、比較器電路3A-2(統稱時為標號3A)。
(4)取代時脈產生電路50而包括時脈產生電路51。此外，時脈產生電路51用於後述實施方式而省略圖示。
以下，詳細敍述不同點。
於圖7A中，時脈產生電路51如圖7C所示般以比較動作期間長於偏移消除期間、且各比較器電路3A-1、比較器電路3A-2的偏移消除期間不重疊的方式，產生各時脈Cclk1、時脈Cclk2。於此，各時脈Cclk1、時脈Cclk2的相位差△θ為0<△θ<180度的範圍。
將時脈Pclk輸入至及閘1的第一輸入端子，且經由反相器5而輸入至及閘1A的第一輸入端子。與電荷泵電路2同樣地，電荷泵電路2A將電源電壓升壓至規定的高電壓Vhv並予以輸出。此外，電荷泵電路2及電荷泵電路2A的各輸出端子相互連接。比較器電路3A-1、比較器電路3A-2的輸入端子側的連接與實施方式1相同，但比較器電路3A-1與時脈Cclk1同步而將比較結果的輸出電壓Vo作為致能信號EN2輸出至及閘1A的第二輸入端子。此外，比較器電路3A-2與時脈Cclk2同步而將比較結果的輸出電壓Vo作為致能信號EN1輸出至及閘1的第二輸入端子。
於圖7B中，比較器電路3A與圖6A的比較器電路3相比有以下不同點。比較器電路3A而包括開關S1a取代開關S1。於此，將差動放大器A1的輸出電壓輸入至開關S1a的接點a，開關S1a的接點b接地，且自開關S1a的共通端子輸出輸出電壓Vo。開關S1a於偏移消除期間切換至接點b側，於比較器比較動作期間切換至接點a側。
於如上所述般構成的高電壓產生電路中，設有2個電荷泵電路2、2A，且產生用於各比較器電路3A-1、比較器電路3A-2的2個時脈Cclk1、Cclk2。於此，各時脈Cclk1、Cclk2的比較器比較動作期間設定得比偏移消除期間長，時脈Cclk2自時脈Cclk1以規定的相位差△θ偏移(shift)。於以上的高電壓產生電路中，具有與實施方式1的作用效果相同的作用效果，並且具有以下的作用效果。如圖7C所示，電荷泵電路2、電荷泵電路2A的動作時間的比例Top以下式表示。
Top=比較動作期間/時脈的1循環期間(1)
因此，電荷泵電路2、電荷泵電路2A的性能不會大幅降低。此外，修正上述比例Top而將電荷泵電路2、2A分別設為實施方式1的電荷泵2的二分之一的尺寸，藉此電流驅動能力與實施方式1同等，且可輸出漣波(ripple)更小的高電壓Vhv。
此外，將偏移消除期間略有偏移的比較器電路及對應的時脈以及電荷泵電路準備多個(2個以上)且使其等並聯動作，藉此可實現進一步減少輸出高電壓的漣波、或提高電流驅動能力的高電壓產生電路。
實施方式3.
圖8是表示本發明的實施方式3的高電壓產生電路的構成例的電路圖。如圖8所示，實施方式3的高電壓產生電路與圖6A的實施方式1的高電壓產生電路相比有以下不同點。
(1)取代比較器電路3-1，而包括實施方式2的比較器電路3A-1。
(2)取代比較器電路3-2，而包括作為不具有無偏移功能的通常的比較器的差動放大器A2。此外，向差動放大器A2的非反相輸入端子輸入參考電壓Vref。
(3)更包括或閘(OR Gate)6，該或閘6運算來自比較器電路3A-1的輸出電壓Vo、與來自差動放大器A2的輸出電壓Vo的邏輯和，產生致能信號EN並輸出至及閘1的第二輸入端子。
(4)取代分壓電路7而包括分壓電路7A，該分壓電路7A是由電阻RO、電阻r2、電阻R1a(=R1-r2)串聯連接而構成。於此，在電阻RO與電阻r2的連接點產生分壓電壓Vdiv，在電阻R1a與電阻r2的連接點產生分壓電壓Vdiv2，並輸入至差動放大器A2的反相輸入端子。
於本實施方式中，特徵為包括1個無偏移比較器電路3A-1以及差動放大器A2，該差動放大器A2為不具有無偏移功能的通常的比較器。差動放大器A2用以在高電壓Vhv的升壓期間恢復高電壓Vhv的降低，且無偏移比較器電路3A-1用以在偏移消除期間恢復高電壓Vhv的降低。另一方面，無偏移比較器電路3A-1在高電壓Vhv為穩定狀態時用以 高電壓Vhv的高精確的控制(regulation)調整。因此，於差動放大器A2中，可將比分壓電壓Vdiv略高的分壓電壓Vdiv2輸入至反相輸入端子，於高電壓Vhv達到接近目標電壓之間，無關於時脈Cclk而使電荷泵電路2連續地動作。之後，無偏移比較器電路3A-1以使高電壓Vhv變成目標電壓的方式高精度地動作。於偏移消除期間，電荷泵電路2停止動作，高電壓Vhv應會略微降低。其結果，與實施方式2同樣地，時脈Cclk1構成為具有比偏移消除期間長的比較動作期間。
如以上所說明，根據本實施方式，包括無偏移比較器電路3A-1及差動放大器A2，而使電荷泵電路2動作，因此，可解決電荷泵的非控制期間高電壓Vhv增大或大幅減少的問題。因此，與習知技術相比能穩定地動作，且可高精確地控制規定的高電壓。
實施方式4.
圖9是表示本發明的實施方式4的高電壓產生電路的構成例的電路圖。如圖9所示，實施方式4的高電壓產生電路與圖8的實施方式3的高電壓產生電路相比有以下不同點。
(1)分壓電路7的構成與實施方式1相同。於此，將分壓電壓Vdiv輸入至比較器電路3A-1及差動放大器A2的各反相輸入端子。
(2)作為輸入至差動放大器A2的非反相輸入端子的參考電壓，使用比上述參考電壓Vref低的參考電壓Vref2。參考電壓Vref2例如由下式表示。
Vref2=Vref-△Vref (2)
於此，△Vref=0.01V~0.1V。
藉由如以上般構成，可獲得與實施方式3相同的作用效果。
而且，於實施方式3及實施方式4中，藉由如實施方式2般、準備兩組以上無偏移比較器電路及對應的電荷泵電路，且將各偏移消除期間偏移設定，藉此可獲得與實施方式2相同的效果。
作為不具有無偏移功能的通常比較器的差動放大器可共用1個，但準備多個亦無問題，於此情況下，實施方式3中可設置多個電阻r2，於實施方式4中可設置多個Vref2。
實施方式5.
圖10A是表示本發明的實施方式5的調節器電路的構成例的電路圖，圖10B是表示圖10A的比較器電路3B的構成例的電路圖。例如於NAND快閃記憶體等非揮發性記憶裝置中，是使用來自包括上述電荷泵電路的高電壓產生電路的輸出電壓，利用電壓調節器電路產生高電壓(HV)至中間電壓(MV)之間的各種電壓，在以下的實施方式中，說明適於上述各電壓的調節器電路。
於圖10A中，實施方式5的調節器電路構成為包括2個比較器電路3B-1、3B-2(統稱時為標號3B)、反相器4、分壓電阻RO、分壓電阻R1以及構成降電壓電路的N通道MOS電晶體Q1，該降電壓電路使輸入的高電壓Vhv降壓為輸出電壓Vpp。
將高電壓Vhv施加於MOS電晶體Q1的汲極，且施 加於各比較器電路3B-1、比較器電路3B-2的各電源端子。將時脈Cclk供給至比較器電路3B-1，且經由反相器4而供給至比較器電路3B-2。將來自分壓電路7的分壓電壓Vdiv輸入至比較器電路3B-1及比較器電路3B-2的各反相輸入端子。將規定的參考電壓Vref輸入至比較器電路3B-1及比較器電路3B-2的各非反相輸入端子。將來自比較器電路3B-1、比較器電路3B-2的各輸出電壓Vo作為致能信號EN而施加於MOS電晶體Q1的閘極。而且，MOS電晶體Q1的源極產生自高電壓Vhv降壓後的規定的電壓Vpp並予以輸出。
於圖10B中，比較器電路3B的構成與圖6B的比較器電路3相同，但不同點為對電源端子施加高電壓Vhv。雖未圖示，但亦可包括其他電源Vdd。
如以上般構成的調節器電路構成為包括MOS電晶體Q1、分壓電路7以及具有參考電壓Vref的比較器電路3B-1、比較器電路3B-2，偏移的問題與之前的實施方式同樣地共通。該調節器電路除了包括降電壓用MOS電晶體Q1以外，與實施方式1的高電壓產生電路同樣地動作。因此，與實施方式1同樣地，可高精確且穩定地產生規定的輸出電壓Vpp。
實施方式6.
圖11A是表示本發明的實施方式6的調節器電路的構成例的電路圖。如圖11A所示，實施方式6的調節器電路與圖10A的實施方式5的調節器電路相比有以下不同點。
(1)取代N通道MOS電晶體Q1，而包括構成降電壓電 路的P通道MOS電晶體Q2。此外，P通道MOS電晶體Q2的基板襯墊(substrate pad)連接於高電壓Vhv。
(2)輸入至比較器電路3B-1、比較器電路3B-2的輸入電壓不同。具體而言，將來自分壓電路7的分壓電壓Vdiv輸入至比較器電路3B-1、比較器電路3B-2的各非反相輸入端子，將規定的參考電壓Vref輸入至比較器電路3B-1、比較器電路3B-2的各反相輸入端子。
如以上般構成的調節器電路除了MOS電晶體Q2使用P通道MOS電晶體以外，與實施方式5同樣地動作，從而與實施方式5同樣地，可高精確且穩定地產生規定的輸出電壓Vpp。
實施方式6的變形例.
圖11B是實施方式6的調節器電路的變形例，是與將實施方式1改成實施方式2同樣地改變圖11A的實施方式6的電路後的電路，與圖11A的調節器電路相比有以下不同點。
(1)更包括P通道MOS電晶體Q4。此外，P通道MOS電晶體Q4的基板襯墊連接於高電壓Vhv。
(2)取代比較器電路3B而包括比較器電路3C。比較器電路3C的構成與比較器電路3A相同，不同點為對電源端子施加高電壓Vhv。雖未圖示，但亦可包括其他電源Vdd。各比較器電路的輸出分別連接於P通道MOS電晶體Q2及P通道MOS電晶體Q4的閘極。
(3)與實施方式2同樣地包括2個時脈Cclk1、時脈Cclk2。
與實施方式2同樣地，如以上般構成的實施方式6 及其變形例的調節器電路將2個時脈的偏移消除期間偏移地設定，藉此可獲得與實施方式2相同的效果。與實施方式5同樣地，可高精確且穩定地產生規定的輸出電壓Vpp，且可減少漣波電壓。
實施方式7.
圖12是表示本發明的實施方式7的調節器電路的構成例的電路圖。如圖12所示，實施方式7的調節器電路與圖11A的實施方式6的調節器電路相比有以下不同點。
(1)包括P通道MOS電晶體Q3及N通道MOS電晶體Q4，且更包括位準偏移器8，該位準偏移器8使致能信號EN位準移位(升壓)並施加於MOS電晶體Q2。
(2)取代比較器電路3B-1、比較器電路3B-2而包括比較器電路3-1、比較器電路3-2，且輸入的電源電壓與輸入電壓不同。具體而言，電源電壓換成電源Vdd，將來自分壓電路7的分壓電壓Vdiv輸入至比較器電路3-1、比較器電路3-2的各反相輸入端子，將規定的參考電壓Vref輸入至比較器電路3-1、比較器電路3-2的各非反相輸入端子。
於此，MOS電晶體Q2~Q4構成降電壓電路。以下，詳細敍述不同點。
於圖12的位準偏移器8中，將致能信號EN施加於MOS電晶體Q4的閘極，且MOS電晶體Q4的的源極接地。MOS電晶體Q4的汲極連接於MOS電晶體Q3的汲極及閘極、以及MOS電晶體Q2的閘極。將高電壓Vhv施加於MOS電晶體Q2的源極及基板襯墊、MOS電晶體Q3的基板襯墊及源 極，MOS電晶體Q2的汲極連接於分壓電路7，且輸出輸出電壓Vpp。
如以上般構成的調節器電路中，比較器電路3-1、比較器電路3-2的電源電壓以規定的電源電壓Vdd動作，位準偏移器8構成位準移位及邏輯一致電路。為了避免振盪，MOS電晶體Q2~Q4的尺寸需要謹慎地設定。此外，亦可構成為，連接在MOS電晶體Q2的閘極串聯連接有電容器及電阻的電路(另一端接地)而防止振盪。
如以上般構成的調節器電路除了使用位準偏移器8以外，與實施方式5及實施方式6同樣地動作，從而與實施方式5及實施方式6同樣地可高精確且穩定地產生規定的輸出電壓Vpp。
實施方式8.
圖13是表示本發明的實施方式8的調節器電路的構成例的電路圖。如圖13所示，實施方式8的調節器電路與圖12的實施方式7的調節器電路相比有以下不同點。
(1)除了位準偏移器8之外，更包括進行位準移位(升壓)的位準偏移器8A。
(2)更包括用於位準偏移器8的P通道MOS電晶體Q5以及用於位準偏移器8A的P通道MOS電晶體Q6。於此，在輸入電壓與輸出電壓之間，MOS電晶體Q5、MOS電晶體Q6與MOS電晶體Q2串聯連接，且MOS電晶體Q5、MOS電晶體Q6相互並聯地連接。此外，位準偏移器8、位準偏移器8A以高電壓Vhv來驅動。
(3)取代比較器電路3-1、比較器電路3-2，而包括比較器電路3A-1、比較器電路3A-2。
與圖13中，將高電壓Vhv施加於MOS電晶體Q2的源極及基板襯墊，上述MOS電晶體Q2的閘極連接於MOS電晶體Q5、MOS電晶體Q6的各源極。比較器電路3A-2將作為比較結果的輸出電壓的致能信號EN1經由位準偏移器8而輸出至MOS電晶體Q5的閘極。此外，比較器電路3A-1將作為比較結果的輸出電壓的致能信號EN2經由位準偏移器8A而輸出至MOS電晶體Q6的閘極。MOS電晶體Q5、MOS電晶體Q6的汲極連接於分壓電路7，產生規定的輸出電壓Vpp並予以輸出。
如以上般構成的調節器電路中，比較器電路3A-1、比較器電路3A-2的電源電壓以規定的電源電壓Vdd動作，位準偏移器8構成位準移位及邏輯一致電路。為了避免振盪，MOS電晶體Q2~MOS電晶體Q6的尺寸需要謹慎地設定。尤其是，為了避免振盪而插入MOS電晶體Q2。
於此，與實施方式2同樣地，本實施方式8包括2組以上的比較器電路、位準移位電路、PMOS電晶體及偏移消除期間略微偏移的時脈，藉此可獲得與實施方式2相同的效果。
如以上般構成的調節器電路除了使用位準偏移器8以外，與實施方式5及實施方式6同樣地動作，從而與實施方式5及實施方式6同樣地，可高精確且穩定地產生規定的輸出電壓Vpp。
實施方式9.
圖14A是表示本發明的實施方式9的高電壓產生電路的構成例的電路圖，圖14B是表示圖14A的比較器電路3D的構成例的電路圖。此外，圖14C是由圖14A的時脈產生電路52產生的時脈Cclk1~Cclk4的時序圖，且是表示比較器電路3D-1、比較器電路3D-2的開關的連接的圖。
如圖14A所示，實施方式9的高電壓產生電路與圖6A的實施方式1的高電壓產生電路相比有以下不同點。
(1)取代比較器電路3-1、比較器電路3-2，而包括比較器電路3D-1、比較器電路3D-2(統稱時為標號3D)。
(2)於比較器電路3D的輸出端更包括電容器Co。
(3)取代時脈產生電路50，包括時脈產生電路52。此外，相應地，刪除反相器4。
以下，詳細敍述不同點。
圖14A中時脈產生電路52，如圖14C所示，以不同時脈Cclk1、時脈Cclk2、或時脈Cclk3、時脈Cclk4控制各比較器電路的開關S1、開關S2、開關S3。目的在於，於自偏移消除期間移至比較器動作期間的瞬間，在比較器電路輸出準確的比較結果之前需要一定的時間期間，因此，有必要於電荷泵的控制中不使用此遷移期間來進行。圖14C中以期間td表示的時間期間是上述遷移所需的時間期間。
比較器電路3D-1與時脈Cclk1、時脈Cclk2同步地將比較結果的輸出電壓Vo作為致能信號EN而輸出至及閘1的第二輸入端子，時脈Cclk1控制開關S1，時脈Cclk2控制 開關S2及開關S3。於此，自開關S2及開關S3從偏移消除設定切換成比較器比較動作設定的瞬間起經過時間期間td之後，開關S1接通，將比較器輸出Vo輸出至致能信號EN。藉此，比較器3D-1的比較動作的遷移期間雖然不會反應到致能信號EN，但該時間期間td仍由比較器3D-2控制，因此，與實施方式1同樣地不中斷地控制電荷泵。比較器電路3D-2亦與時脈Cclk3、時脈Cclk4同步地如上述般動作。時脈Cclk3為時脈Cclk1的反相時脈，時脈Cclk4是使時脈Cclk2以時脈Cclk1的一半週期移位後的時脈，從而達成上述動作。
因此，根據本時序的控制，可以避免比較器電路的比較器比較動作開始時的應對速度的遷移期間問題，從而可更高精確地進行電荷泵控制。
此外，雖然上述比較器電路的比較器比較動作開始時的應對速度的遷移期間問題在所有實施方式中共通，但藉由如本實施方式9般適當地控制比較器電路的開關而可解決。此外，電容器Co用於切換比較器時減少雜訊及應對速度調整。
實施方式的效果.
圖15A是表示習知例的快閃記憶體的晶圓測試處理的一例的流程圖。圖15B是表示使用實施方式的高電壓產生電路及調節器電路的情況下快閃記憶體的晶圓測試處理的一例的流程圖。
於圖15A的步驟(step)S01中，在，於步驟S02中執行對各種電壓進行修整的處理。然後，於步驟S03中， 在電壓修整之後監控電壓。於此，步驟S02的各種電壓例如為如下所示。
(1)用於高電壓(HV)、中間電壓(MV)及低電壓(LV)的參考電壓Vref、用於振盪電路的參考電壓Vref、以及用於備用電路(standby circuit)的參考電壓Vref；(2)用於編程(資料寫入)及資料抹除的高電壓(HV)；(3)用於編程(資料寫入)、資料抹除及資料讀出的中間電壓(MV)；以及(4)用於供給多個控制信號的位準的低電壓(LV)。
相對於此，在將實施方式的高電壓產生電路及調節器電路用於例如快閃記憶體等非揮發性記憶裝置的情況下，於圖15B的步驟S11中，執行對BGR(band gap reference，能帶間隙參考)參考電壓Vrefw進行修整(調整)的處理之後，於步驟S12中在電壓修整後執行電壓監控處理便可。
於將實施方式的高電壓產生電路及調節器電路用於例如快閃記憶體等非揮發性記憶裝置的情況下，不執行修整各種電壓的處理，便可高精確且準確地控制來自包括電荷泵電路的高電壓產生電路的高電壓Vhv。不僅可自製造的半導體晶片中除去相關電路，且可大幅削減晶圓測試的動作時間及測試時間。於圖15A的習知例的晶圓測試中需要合計115個項目的處理，相對於此，若使用本實施方式，可減少至一半以下而變成約45個項目，可削減製造成本，且可大幅減少半導體晶片的大小。
變形例.
於以上的實施方式中，對高電壓產生電路進行了說明，但本發明並不限定於此，亦可由至少產生比參考電壓Vref高的電壓的電壓產生電路構成。
本實施方式的高電壓產生電路並不限於NAND型快閃記憶體，亦可應用於其他快閃記憶體等非揮發性半導體記憶裝置、例如用於電子設備的調節器電路、電源裝置等的半導體裝置。
於利用CMOS電路製作本電路的情況下，開關元件由MOS電晶體構成，電容器由MOS電容器或MOM(使用配線間電容)、MIS(使用形成於配線層間的絕緣膜)電容器構成，電阻由擴散層或多晶矽層構成。而且，分壓電路除了可使用電阻分壓以外，還可使用將電容器串聯連接的電容分壓電路。
[工業上的可利用性]
如以上詳細敍述般，根據本發明的電壓產生電路及調節器電路，與習知技術相比能穩定地動作，且可高精確地控制規定的高電壓。
1‧‧‧及閘
2‧‧‧電荷泵電路
3-1、3-2‧‧‧比較器電路
4‧‧‧反相器
7‧‧‧分壓電路
50‧‧‧時脈產生電路
Cclk‧‧‧時脈
EN‧‧‧致能信號
Pclk‧‧‧電荷泵用時脈
R0、R1‧‧‧電阻
V+、V-‧‧‧電壓
Vo‧‧‧輸出電壓
Vref‧‧‧參考電壓
Vdiv‧‧‧分壓電壓
Vhv‧‧‧高電壓

Claims (9)

  1. 一種電壓產生電路，包括進行升壓至比電源電壓高的高電壓的電荷泵電路、以使經升壓的上述高電壓變成規定目標電壓的方式進行控制的輸出電壓控制電路以及分壓電路，上述分壓電路將上述高電壓分壓成對應的分壓電壓，並將上述分壓電壓輸出至上述輸出電壓控制電路，上述電壓產生電路的特徵在於：上述輸出電壓控制電路包括至少2個無偏移比較器電路，其中各上述無偏移比較器電路包括：輸入端子；第一輸出端子；耦合電容器，經由上述輸入端子接收上述分壓電壓；第一差動放大器，包括反相輸入端子、非反相輸入端子以及第二輸出端子，上述第一差動放大器將經由上述反相輸入端子而自上述耦合電容器所接收的電壓與經由上述非反相輸入端子所接收的規定的參考電壓進行比較，並將比較結果電壓經由上述第二輸出端子以及上述第一輸出端子輸出至上述電荷泵電路；第一開關，於比較動作期間切換至將上述第一差動放大器的上述第二輸出端子連接於上述第一輸出端子，並且於偏移消除期間切換至將上述第一輸出端子連接於接地電位；第二開關，耦接於上述第一差動放大器的上述反相輸入端子與上述第二輸出端子之間，其中於上述比較動作期間上 述第二開關斷開，於上述偏移消除期間上述第二開關接通；以及第三開關，於上述比較動作期間切換至將上述無偏移比較器電路的上述輸入端子經由上述耦合電容器連接於上述第一差動放大器的上述反相輸入端子，並且於上述偏移消除期間切換至將上述第一差動放大器的上述反相輸入端子經由上述耦合電容器連接於上述第一差動放大器的上述非反相輸入端子；其中上述至少2個無偏移比較器電路構成為，使用至少2個時脈，使上述偏移消除期間相互不重疊，使上述比較動作期間相互重疊，上述比較動作期間長於上述偏移消除期間，且於各上述無偏移比較器電路中使上述偏移消除期間與上述比較器動作期間交替地進行動作。
  2. 一種電壓產生電路，包括進行升壓至比電源電壓高的高電壓的電荷泵電路、以使經升壓的上述高電壓變成規定目標電壓的方式進行控制的輸出電壓控制電路以及分壓電路，上述分壓電路將上述高電壓分壓成對應的分壓電壓，並將上述分壓電壓輸出至上述輸出電壓控制電路，上述電壓產生電路的特徵在於：上述輸出電壓控制電路包括1個無偏移比較器電路及1個第一差動放大器，其中各上述無偏移比較器電路包括：輸入端子；第一輸出端子； 耦合電容器，經由上述輸入端子接收上述分壓電壓；第二差動放大器，包括反相輸入端子、非反相輸入端子以及第二輸出端子，上述第二差動放大器將經由上述反相輸入端子而自上述耦合電容器所接收的電壓與經由上述非反相輸入端子所接收的規定的參考電壓進行比較，並將比較結果電壓經由上述第二輸出端子以及上述第一輸出端子輸出至上述電荷泵電路；第一開關，耦接於上述第二差動放大器的上述第二輸出端子與上述第一輸出端子之間，其中於比較動作期間上述第一開關接通，於偏移消除期間上述第一開關斷開；第二開關，耦接於上述第二差動放大器的上述反相輸入端子與上述第二輸出端子之間，其中於上述比較動作期間上述第二開關斷開，於上述偏移消除期間上述第二開關接通；以及第三開關，於上述比較動作期間切換至將上述無偏移比較器電路的上述輸入端子經由上述耦合電容器連接於上述第二差動放大器的上述反相輸入端子，並且於上述偏移消除期間切換至將上述第二差動放大器的上述反相輸入端子經由上述耦合電容器連接於上述第二差動放大器的上述非反相輸入端子；其中上述第一差動放大器將自上述輸入端子所接收的電壓與比上述參考電壓小的另一參考電壓進行比較，或者將比自上述輸入端子所接收的電壓高的電壓與上述參考電壓進行比較，並將比較結果電壓輸出至上述電荷泵電路； 其中上述無偏移比較器電路構成為，使用至少1個時脈，上述比較動作期間長於上述偏移消除期間，且上述偏移消除期間與上述比較器動作期間交替地進行動作。
  3. 如申請專利範圍第2項所述的電壓產生電路，其中上述分壓電路將上述高電壓分壓成第一分壓電壓及第二分壓電壓，其中上述第二分壓電壓低於上述第一分壓電壓，上述分壓電路將上述第一分壓電壓輸出至上述第一差動放大器，將上述第二分壓電壓輸出至上述無偏移比較器電路。
  4. 如申請專利範圍第2項所述的電壓產生電路，其中上述分壓電路將上述分壓電壓輸出至上述無偏移比較器電路及上述第一差動放大器，輸入至上述無偏移比較器電路的參考電壓高於輸入至上述第一差動放大器的參考電壓。
  5. 如申請專利範圍第2項所述的電壓產生電路，其中上述輸出電壓控制電路包括至少2個無偏移比較器電路及至少1個差動放大器，上述至少2個無偏移比較器電路構成為，使用至少2個時脈，使偏移消除期間相互不重疊，且於各上述無偏移比較器電路中使上述偏移消除期間與比較器動作期間交替地進行動作。
  6. 如申請專利範圍第5項所述的電壓產生電路，其中上述分壓電路將上述高電壓分壓成第一分壓電壓及第二分壓電壓，其中上述第二分壓電壓低於上述第一分壓電壓，上述分壓電路將上述第一分壓電壓輸出至上述差動放大器，將上述 第二分壓電壓輸出至上述無偏移比較器電路。
  7. 如申請專利範圍第5項所述的電壓產生電路，其中上述分壓電路將上述分壓電壓輸出至上述無偏移比較器電路及上述差動放大器，輸入至上述無偏移比較器電路的參考電壓高於輸入至上述差動放大器的參考電壓。
  8. 一種調節器電路，包括：降電壓電路，使輸入電壓降壓為輸出電壓；輸出電壓控制電路，將上述輸出電壓控制為規定目標電壓；以及分壓電路，將上述輸出電壓分壓成對應的分壓電壓，並將上述分壓電壓輸出至上述輸出電壓控制電路，上述調節器電路的特徵在於：上述輸出電壓控制電路包括至少2個無偏移比較器電路，其中各上述無偏移比較器電路包括：輸入端子；第一輸出端子；耦合電容器，經由上述輸入端子接收上述分壓電壓；第一差動放大器，包括反相輸入端子、非反相輸入端子以及第二輸出端子，上述第一差動放大器將經由上述反相輸入端子而自上述耦合電容器所接收的電壓與經由上述非反相輸入端子所接收的規定的參考電壓進行比較，並將比較結果電壓經由上述第二輸出端子以及上述第一輸出端子輸出至上 述降電壓電路；第一開關，耦接於上述第一差動放大器的上述第二輸出端子與上述第一輸出端子之間，其中於比較動作期間上述第一開關接通，於偏移消除期間上述第一開關斷開；第二開關，耦接於上述第一差動放大器的上述反相輸入端子與上述第二輸出端子之間，其中於上述比較動作期間上述第二開關斷開，於上述偏移消除期間上述第二開關接通；以及第三開關，於上述比較動作期間切換至將上述無偏移比較器電路的上述輸入端子經由上述耦合電容器連接於上述第一差動放大器的上述反相輸入端子，並且於上述偏移消除期間切換至將上述第一差動放大器的上述反相輸入端子經由上述耦合電容器連接於上述第一差動放大器的上述非反相輸入端子；其中上述至少2個無偏移比較器電路構成為，使用至少2個時脈，使上述偏移消除期間相互不重疊，使上述比較動作期間相互重疊，上述比較動作期間長於上述偏移消除期間，且於各上述無偏移比較器電路中使上述偏移消除期間與上述比較器動作期間交替地進行動作，其中上述降電壓電路包含至少1個第一金屬氧化物半導體電晶體，上述第一金屬氧化物半導體電晶體為N通道金屬氧化物半導體電晶體或P通道金屬氧化物半導體電晶體。
  9. 如申請專利範圍第8項所述的調節器電路，更包括：至少1個第二金屬氧化物半導體電晶體，於上述輸入電 壓與上述輸出電壓之間分別與上述第一金屬氧化物半導體電晶體串聯連接，其中至少2個第一金屬氧化物半導體電晶體相互並聯地連接；以及多個位準偏移器，對來自上述至少2個無偏移比較器電路的各比較結果電壓進行電壓轉換，並將經電壓轉換後的各電壓分別施加於上述至少2個第一金屬氧化物半導體電晶體的閘極。
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