JP7001636B2

JP7001636B2 - 電圧生成回路

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Inventors: 真史中谷
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Description

本発明は、電圧生成回路に関し、特に、チャージポンプ等で生成される電圧の立ち上がり速度の制御に関する。

ＮＡＮＤ型やＮＯＲ型フラッシュメモリ等では、データの読出し、プログラム、消去動作時に高電圧を必要とする。通常、フラッシュメモリでは、外部から供給された電源電圧をチャージポンプにより昇圧し、昇圧された電圧を利用してプログラムや消去等を行っている。例えば、特許文献１は、レベルシフタを用いることなくチャージポンプで昇圧され電圧から駆動電圧を生成する電圧生成回路を開示している。

特許第６５０１３２５号公報

ＮＡＮＤフラッシュメモリでは、プログラム時に選択ワード線に高電圧を印加したり、消去時にＰウエルに高電圧を印加したりするが、これらの電圧の立ち上がり波形は、性能および信頼性に大きな影響を及ぼすものであり、重要である。これらの高電圧は、通常、チャージポンプおよびレギュレータを用いて生成される。

図１は、従来のフラッシュメモリの電圧生成回路の一例である。電圧生成回路１０は、クロック信号CLKに応答して入力電圧を昇圧し、出力ノードＮ１から昇圧した電圧Vpumpを出力するチャージポンプ２０と、チャージポンプ２０に接続されたレギュレータ３０と、レギュレータ３０からの出力信号に基づきチャージポンプ２０の動作を制御する制御回路４０とを含む。電圧生成回路１０で生成された電圧Vpumpは、例えば、ワード線駆動回路５０に供給される。

図２（Ａ）に、チャージポンプの一例を示す。チャージポンプ２０は、複数のダイオード接続されたＭＯＳトランジスタを含み、各ＭＯＳトランジスタは直列に接続されている。また、ＭＯＳトランジスタのゲートにはキャパシタが接続され、奇数番目のＭＯＳトランジスタの各キャパシタにはクロック信号CLK1が印加され、偶数番目のＭＯＳトランジスタの各キャパシタにはクロック信号CLK2が印加される。クロック信号CLK1とクロック信号CLK2とは、図２（Ｂ）に示すように互いに位相が１８０度異なる関係にある。

レギュレータ３０は、抵抗分割器と、抵抗分割器のノードＮ２に表れる電圧Vdivideと基準電圧Vrefとを比較するコンパレータ３２とを含む。抵抗分割器は、出力ノードＮ１とグランドとの間に接続された抵抗ラダーを含み、出力ノードＮ１とノードＮ２と間に可変抵抗ＶＲが接続される。可変抵抗ＶＲは、ロジック６０から出力されるトリムコード（Trim Code）により抵抗値が設定される。ノードＮ２には、ノードＮ１の電圧Vpumpが抵抗比に応じて分圧された電圧Vdivideが表れる。可変抵抗ＶＲの抵抗が高くなれば、分圧の比が小さくなって電圧Vdivideは下がり、反対に抵抗が低くなれば、分圧の比が大きくなって電圧Vdivideは上がる。基準電圧Vrefは、例えば、バンドギャップリファレンスによって生成される。

コンパレータ３２は、ノードＮ２の電圧Vdivideと基準電圧Vrefとを比較し、電圧Vdivideが基準電圧Vrefよりも低いとき、Ｈレベルの比較結果CMP_OUTを出力し、他方、電圧Vdivideが基準電圧Vrefに到達したとき、Ｌレベルの比較結果出力CMP_OUTを出力する。

ロジック６０は、電源投入時にヒューズメモリに格納された設定情報に基づきトリムコードを可変抵抗ＶＲに出力する。設定情報は、電圧生成回路１０の製造バラツキや動作条件によるバラツキ等を補償する。また、ロジック６０は、フラッシュメモリの動作時（読出し動作、プログラム動作、消去動作）に必要とされる電圧（例えば、プログラム電圧のステップ電圧や消去電圧のステップ電圧など）を生成させるため、動作シーケンスに応じたデジタルコードを可変抵抗ＶＲに出力することができる。

制御回路４０は、ＡＮＤゲートを含み、ＡＮＤゲートは、コンパレータ３２の比較結果CPM_OUTとクロック信号CLKとを入力し、チャージポンプ２０をイネーブルまたはディスエーブルするための信号を出力する。つまり、ノードＮ２の電圧Vdivideが基準電圧Vrefよりも低いとき、比較結果CMP_OUTはＨレベルであり、チャージポンプ２０がイネーブルされる。他方、電圧Vdivideが基準電圧Vrefに到達したとき、比較結果CMP_OUTはＬレベルであり、チャージポンプ２０がディスエーブル（停止）される。

図３に、電圧生成回路１０で生成される電圧Vpumpの波形を示す。同図には、ロジック６０からトリムコード「１４ｈ」が出力されたときの電圧Vpumpの波形と、トリムコードを変化させて電圧Vpumpを段階的に変化させたときの波形が示されている。また、実線と破線は、製造バラツキを表しており、実線は、チャージポンプ２０の昇圧能力がベストの場合であり、ターゲット電圧に到達する時間が短く、破線は、昇圧能力がワーストの場合であり、ターゲット電圧に到達する時間が長い。

可変抵抗ＶＲにトリムコード「１４ｈ」が設定されたとき、可変抵抗ＶＲの抵抗は比較的高く、ノードＮ２の電圧Vdivideは、ノードＮ１のVpumpから小さい比率で分圧された低いレベルとなる。電圧Vpumpがターゲットの高いレベルまで到達しない限り、電圧Vdivideは基準電圧Vrefを超えない。それ故、コンパレータ３２の比較結果CMP_OUTは常時Ｈレベルを維持し、ターゲット電圧に到達するためチャージポンプ２０による昇圧が継続される。

ここで、図４（Ａ）にチャージポンプのＩ－Ｖ特性を示す。縦軸は出力電流、横軸は出力電圧である。同図に示すように、チャージポンプの出力電流は一定ではなく、出力電圧が高くなるにつれて減少する。このチャージポンプのＤＣモデルは、図４（Ｂ）に示すように、出力抵抗Routを有する高電圧源で表される。つまり、チャージポンプの出力電圧の立ち上がりの波形は、ＲＣ時定数の指数関数に倣うものであり、電圧Vpumpの波形は、図３に示すように、電圧が低いレンジで急激に立ち上がり、その後、電圧が高いレンジでゆっくりとした立ち上がりになる。

チャージポンプ２０は、実線と破線で示すような製造バラツキに加えて、電源電圧や動作温度によってもその能力が大きく変動する。さらにマルチプレーン構造のフラッシュメモリでは、ワード線とＰウエルの負荷容量が選択されたプレーンの数で変化する。このような原因により、チャージポンプ２０で生成された電圧Vpumpの立ち上がり速度にはバラツキが生じる。

このような出力電圧Vpumpの立ち上がり速度のバラツキを抑えるため、図３に示すワーストケース（破線）に追従するように出力電圧Vpumpの立ち上がり速度を制御する手法が採られる。典型的な方法は、レギュレータ３０の可変抵抗ＶＲを設定するためのＤＡＣ信号（トリムコード）を時間でインクリメントする方法である。具体的には、図３に示すように、ロジック６０は、トリムコード「０４ｈ」、「０８ｈ」、「０Ｃｈ」、「１０ｈ」、「１２ｈ」、「１４ｈ」により可変抵抗ＶＲの抵抗値を時間で更新し、抵抗分割器の電流およびノードＮ２の電圧Vdivideを調整する。これにより、コンパレータ３２の比較出力CMP_OUTがＨレベルとＬレベルとの間で遷移し、チャージポンプ２０が動作／非動作を繰り返し、電圧Vpumpの立ち上がりが段階的に制御され、最終的に「１４ｈ」で規定される電圧Vpumpに到達する。

この方法では、上記したように、ＤＡＣ信号（トリムコード）のインクリメント速度は、ＰＶＴ(Process/Voltage/Temperature)／負荷コンディションにおいて、チャージポンプのワーストケースの立ち上がり速度と同じかそれよりも遅くされる。もし、ＤＡＣ信号が一定の速度でインクリメントされた場合、高電圧レンジでチャージポンプのワーストの波形に整合する立ち上がり速度以下に制御される必要があるため、低電圧レンジでは、チャージポンプの電流が無駄に抑制されることになり、電圧の立ち上がり完了まで長い時間を要する。また、短時間での立ち上がりを達成するためには、ＤＡＣ信号のインクリメント速度をチャージポンプのＩ－Ｖ特性に沿うように高精度に制御するべきであるが、これは、ロジック６０のＤＡＣを制御する回路の複雑化を招くことになる。さらに、このようなＤＡＣ信号による制御方法では、抵抗分割器のスイッチング速度の問題も抱えている。

こうしたことから従来の別の立ち上がり速度制御の方法では、線形に上昇する動的な基準電圧Vrefを生成している。この方法を用いた電圧生成回路１０Ａを図５、図６に示す。ここでは、コンパレータ３２は、抵抗分割器のノードＮ２で生成された電圧Vdivideと、立ち上がり速度が制御された基準電圧VrefRRCとを比較し、その比較結果CMP_OUTを制御回路４０に出力する。

図６（Ａ）は、立ち上がり速度が制御された基準電圧VrefRRCを生成する生成回路３４を示している。生成回路３４は、カレントミラー３６とキャパシタ３８とを含み、その電圧波形は、図６（Ｂ）に示すように線形に上昇し、基準電圧Vrefのレベルで停止する。この方法は、基準電圧VrefRRCをアナログ制御するため、複雑なロジック制御は不要であるが、基準電圧VrefRRCが線形に上昇するため、チャージポンプのＩ－Ｖ特性に沿うことができず、高電圧レンジにおいて出力電圧Vpumpに追随することができなくなるか、あるいは追随するように設定すると非常に遅い立ち上がり速度になり、低電圧レンジにおけるポンプ能力が無駄になってしまう。

この方法のもう１つの問題は、レギュレータによるチャージポンプのターゲットレベルのフレキシビリティである。基準電圧VrefRRCが上昇する時間は、チャージポンプのターゲットレベルに関係なく常に同じである。従って、図６（Ｃ）に示すように、ターゲットレベルが低い場合は出力電圧Vpumpの立ち上がり速度が緩やかになり（波形Ｐ１）、ターゲットレベルが高い場合は出力電圧Vpumpの立ち上がり速度が急峻になる（波形Ｐ２）。もし、レギュレータによるターゲットレベルが動作毎に変化するならば、出力電圧の立ち上がりの波形も動作毎に異なってしまう。このように、出力電圧の立ち上がり速度を固定したままターゲットレベルを自由に設定することができない。

本発明は、このような従来の課題を解決し、簡易な構成でありかつ動的な基準電圧を用いて生成される電圧の立ち上がりを高精度に制御する電圧生成回路を提供することを目的とする。

本発明に係る電圧生成回路は、電圧を生成する機能を備えた電圧生成部と、前記電圧生成部に電気的に接続されたレギュレータと、前記レギュレータの出力に基づき前記電圧生成部を制御する制御部とを含むものであって、前記レギュレータは、前記電圧生成部で生成された電圧と立ち上がり速度が制御された基準電圧とを比較する比較回路と、基準電圧をＲＣ時定数により遅延して前記立ち上がり速度が制御された基準電圧を生成する生成回路とを含む。

ある実施態様では、前記生成回路は、基準電圧が入力部と、当該入力部に接続されたＲＣ回路とを含む。ある実施態様では、前記ＲＣ回路は、基準電圧に接続された抵抗と、当該抵抗に直列に接続されたキャパシタとを含み、前記立ち上がり速度が制御された基準電圧は、前記抵抗と前記キャパシタとの接続ノードから出力される。ある実施態様では、前記電圧生成部は、チャージポンプを含み、前記ＲＣ時定数は、前記チャージポンプの出力電圧の立ち上がり速度を超えない範囲内で決定される。ある実施態様では、前記電圧生成部で生成された電圧の立ち上がり速度が前記立ち上がり速度の制御された基準電圧よりも早いことが前記比較回路によって検出された場合、前記制御部は、前記電圧生成部の動作を抑制する。ある実施態様では、前記レギュレータはさらに、前記電圧生成部で生成された第２の電圧と基準電圧とを比較し、比較結果を前記制御部に出力する第２の比較回路を含み、前記制御部は、前記第２の電圧が前記基準電圧に到達したとき、前記電圧生成部の動作を抑制する。ある実施態様では、前記第２の比較回路は、可変抵抗を含む抵抗分割器を有し、前記第２の電圧は、前記可変抵抗によって設定される。ある実施態様では、前記可変抵抗は、動作状態により決定されるデジタルコードにより抵抗値が設定される。ある実施態様では、前記電圧生成部は、外部電源電圧から降圧された電圧を生成する。ある実施態様では、前記電圧生成部は、前記比較回路からの出力信号に基づき前記外部電源電圧から供給される電流を制御するトランジスタを含む。

本発明によれば、ＲＣ時定数により動的な基準電圧を生成するようにしたので回路構成を簡易にすることができ、さらにチャージポンプ等の電圧生成部の特性をＲＣ時定数で容易に倣わせることができる。これにより、生成される電圧の立ち上がり速度を高精度に制御することができる。

従来の電圧生成回路の構成を示す図である。チャージポンプの一例を示す図である。図１に示す電圧生成回路から出力される電圧の波形図である。図４（Ａ）は、チャージポンプのＩ－Ｖ特性を示す図、図４（Ｂ）は、チャージポンプのＤＣモデル図である。従来の立ち上がり速度が制御された基準電圧を用いた電圧生成回路の構成を示す図である。図６（Ａ）は、図４に示す立ち上がり速度が制御された基準電圧を生成する回路の構成を示し、図６（Ｂ）は、立ち上がり速度が制御された基準電圧の波形を示し、図６（Ｃ）は、トリムコードによって決まるターゲットレベルが低い場合と高い場合における出力電圧の波形を示す。本発明の第１の実施例に係る電圧生成回路の構成を示す図である。図８（Ａ）は、図７に示す立ち上がり速度が制御された基準電圧を生成する回路の構成を示し、図８（Ｂ）は、立ち上がり速度が制御された基準電圧の波形を示す図である。本発明の第２の実施例に係る電圧生成回路の構成を示す図である。本発明の第３の実施例に係る電圧生成回路の構成を示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る電圧生成回路は、基準電圧を用いて所望の電圧を生成する半導体装置において適用することができる。例えば、外部から供給される電源電圧を内部で昇圧する昇圧回路を備えた半導体装置や外部から供給される電源電圧を内部で降圧する降圧回路を備えた半導体装置などに適用される。半導体装置は、特に限定されないが、例えば、ＮＡＮＤ型やＮＯＲ型フラッシュメモリ、マイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。

次に、本発明の実施例について説明する。図７は、本発明の第１の実施例に係る電圧生成回路の構成を示す図である。同図に示すように、本実施例の電圧生成回路１００は、チャージポンプ１１０、レギュレータ１２０および制御回路１４０を含んで構成される。チャージポンプ１１０で生成された電圧Vpumpは、例えば、ＮＡＮＤ型フラッシュメモリのワード線駆動回路５０に供給される。

レギュレータ１２０は、２つの機能を有しており、１つは、コンパレータ１２２によりチャージポンプ１１０の電圧Vpumpをターゲット電圧に設定する機能と、もう１つは、コンパレータ１３２によりチャージポンプ１１０のワーストケースにおけるポンプ能力に沿うように電圧Vpumpの立ち上がり速度を制御する機能である。

レギュレータ１２０は、先の図１に示した電圧生成回路１０と同様に、出力ノードＮ１とグランドとの間に接続された抵抗分割器と、抵抗分割器のノードＮ２に表れる電圧Vdivideとバンドギャップリファレンス等から生成された基準電圧Vrefとを比較し、その比較結果CPM_OUTを制御回路（ＡＮＤゲート）１４０に出力するコンパレータ１２２とを含む。本実施例では、レギュレータ１２０はさらに、出力ノードＮ１とグランドとの間に接続されたもう１つの抵抗分割器と、抵抗分割器のノードＮ３に表れる電圧Vdivide2と立ち上がり速度が制御された基準電圧VrefRRCとを比較し、その比較結果CPM2_OUTを制御回路１４０に出力するコンパレータ１３２と、立ち上がり速度が制御された基準電圧VrefRRCを生成する生成回路１３４（図８（Ａ）を参照）とを含む。

ノードＮ３の電圧Vdivide2は、出力電圧Vpumpを抵抗Ｒで電圧降下された電圧であり、ノードＮ３の電圧Vdivide2を生成する抵抗分割器のレシオは、チャージポンプ１１０のワーストケースにおけるＰＶＴのコンディションでのＩ－Ｖ特性に基づき決定される。具体的には、電圧VpumpがＶｍａｘ（図４（Ａ））になったとき電圧Vdivide2が基準電圧Vrefと等しくなる抵抗比に設定される。

生成回路１３４は、図８（Ａ）に示すように、出力端子が反転入力端子に帰還接続され、非反転入力端子に基準電圧Vrefを入力するユニティゲインバッファＵＧＢと、ユニティゲインバッファＵＧＢの出力に直列に接続された抵抗Ｒ１およびキャパシタＣ１とを有する。立ち上がり速度が制御された基準電圧VrefRRCは、抵抗Ｒ１とキャパシタＣ１との接続ノードから出力される。つまり、基準電圧VrefRRCは、抵抗Ｒ１およびキャパシタＣ１のＲＣ時定数により基準電圧Vrefを遅延した指数関数的な電圧波形であり、この電圧波形を図８（Ｂ）に示す。生成回路１３４のＲＣ時定数は、チャージポンプ１１０のワーストケースにおける出力電圧の立ち上がり波形の時定数と一致するように設定される。なお、ワースト状態は、回路シミュレーション（またはサンプル評価）により知ることができる。

次に、本実施例の電圧生成回路１００の動作について説明する。可変抵抗ＶＲは、図示しないロジックからのデジタルコードによりフラッシュメモリの動作に応じて適宜設定される。例えば、読出し動作時に非選択ワード線に印加されるパス電圧、プログラム動作時に選択ワード線に印加されるプログラムステップ電圧、消去動作時にＰウエルに印加される消去ステップ電圧などを生成するために可変抵抗ＶＲの抵抗値が可変される。

コンパレータ１２２は、電圧Vdivideと基準電圧Vrefとを比較し、電圧Vdivideが基準電圧Vrefよりも低いとき、Ｈレベルの比較結果CMP_OUTを出力し、電圧Vdivideが基準電圧Vrefに到達したとき、Ｌレベルの比較結果CMP_OUTを出力する。これにより、出力電圧Vpumpがターゲットに到達したとき、コンパレータ１２２は、Ｌレベルの比較結果CMP_OUTを出力し、制御回路１４０によりチャージポンプ１１０の動作が停止される。その後、追加の抵抗分割器とコンパレータ１３２は、電流消費を最小化するためにオフされるようにしてもよい。

コンパレータ１３２は、チャージポンプ１１０のワーストケースにおけるポンプ能力を模擬した、立ち上がり速度が制御された基準電圧VrefRRCとノードＮ３の電圧Vdivide2とを比較し、電圧Vdivide2が基準電圧VrefRRCよりも低いとき、Ｈレベルの比較結果CMP2_OUTを出力し、電圧Vdivide2が基準電圧VrefRCCに到達したとき、Ｌレベルの比較結果CMP2_OUTを出力する。出力電圧Vpumpがターゲット電圧に到達する前に、出力電圧Vpumpの立ち上がり速度が基準電圧VrefRRCの立ち上がり速度に到達すると、コンパレータ１３２は、Ｌレベルの比較結果CMP2_OUTを出力し、制御回路１４０によりチャージポンプ１１０の動作が停止される。その後、電圧Vdivide2が基準電圧VrefRRCより低くなると、コンパレータ１３２は、Ｈレベルの比較結果CMP2_OUTを出力し、チャージポンプ１１０の動作が再開される。こうして、チャージポンプ１１０のワーストケースの指数関数曲線に近似した立ち上がり速度が制御された出力電圧Vpumpが生成される。

本実施例のように電圧生成回路１００を構成した場合、次のような効果を得ることができる。立ち上がり速度が制御された基準電圧VrefRRCは、チャージポンプ１１０の本来のポンプの立ち上がりの振る舞いと同じまたは近似のＲＣ時定数の指数関数をトレースするため、高精度の立ち上がり速度を作るための複雑なロジック制御が不要である。

また、チャージポンプのターゲットレベルのフレキシビリティの問題を回避する。コンパレータ１２２は、チャージポンプ１１０のターゲットレベルを決定するだけであり、これは、立ち上がり速度が制御された基準電圧VrefRRCの振る舞いによる影響を受けず、追加のコンパレータ１３２は、出力電圧Vpumpの立ち上がり速度を制御するのみである。

次に、本発明の第２の実施例について説明する。図９は、第２の実施例に係る電圧生成回路１００Ａの構成を示す図であり、第１の実施例と同様の構成については同一参照番号を附してある。第２の実施例では、図７に示す追加の抵抗分割器が省略され、その代わりにコンパレータ１３２の反転入力端子には、抵抗分割器のノードＮ４に表れる電圧Vdivide3が供給される。電圧Vdivide3は、出力電圧VpumpがＶＭＡＸ（図４（Ａ）を参照）になるとき、基準電圧Vrefとなる値が設定される。非反転入力端子には、第１の実施例のときと同様に、生成回路１３４によって生成された、立ち上がり速度が制御された基準電圧VrefRRCが供給される。

チャージポンプのターゲット電圧のレベルが動作や条件によって変化されないならば、つまり、ターゲット電圧が一定である場合には、本実施例のように追加の抵抗分割器を除去することで、レイアウト面積を削減し、かつ抵抗分割器のＤＣ電流消費を節約した、より簡素化した電圧生成回路１００Ａを得ることができる。

次に、本発明の第３の実施例について説明する。図１０は、第３の実施例に係る電圧生成回路１００Ｂの構成を示す図であり、この電圧生成回路１００Ｂは、降圧回路に適用したものである。電圧生成回路１００Ｂは、外部から供給される外部電源電圧EXTVDDとノードＮｐとの間に直列に接続されたＰＭＯＳトランジスタＰ１、Ｐ２と、ノードＮｐとグランドとの間に接続された抵抗分割器と、抵抗分割器のノードＮ５に表れる電圧Vdivideと基準電圧Vrefとを入力し、これらの差分に応じた出力をトランジスタＰ２のゲートに出力するオペアンプ（差動増幅器）２００と、抵抗分割器のノードＮ６に表れる電圧Vdivide4と立ち上がり速度が制御された基準電圧VrefRRCとを入力し、これらの差分に応じた出力をトランジスタＰ１のゲートに出力するオペアンプ２１０とを含み、ノードＮｐから降圧された内部電圧INTVDDを出力する。

トランジスタＰ１、Ｐ２は、オペアンプ２００、２１０によって制御される電流源として機能する。オペアンプ２００は、内部電圧INTVDDがターゲット電圧に到達するとトランジスタＰ２を流れる電流を制限し、オペアンプ２１０は、内部電圧INTVDDの立ち上がり速度が基準電圧VrefRCCの速度に到達すると、トランジスタＰ１を流れる電流を制限する。

このように本実施例によれば、立ち上がり速度が制御された基準電圧VrefRCCを降圧回路に利用することで、一定の速度以上で上昇しない内部電圧INTVDDを生成することができる。

上記実施例では、ＮＡＮＤ型フラッシュメモリのワード線駆動回路やＰウエル等に印加される電圧を生成する例を説明したが、本発明は、これに限らず、ＲＣ時定数に沿う電圧の立ち上がり制御を要求する他の半導体デバイスにも適用される。また、制御回路１４０は、ＡＮＤゲートに限定されず、要はコンパレータ１２２、１３２の検出結果に基づきチャージポンプを制御する機能を備えていればよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０、１０Ａ、１００、１００Ａ、１００Ｂ：電圧生成性回路
２０、１１０：チャージポンプ
３０、１２０、１２０Ａ：レギュレータ
３２、１２２、１３２：コンパレータ
４０、１４０：制御回路

Claims

電圧を生成するためのチャージポンプを備えた電圧生成部と、前記電圧生成部に電気的に接続されたレギュレータと、前記レギュレータの出力に基づき前記電圧生成部を制御する制御部とを含む電圧生成回路であって、
前記レギュレータは、前記電圧生成部で生成された電圧と立ち上がり速度が制御された基準電圧とを比較し、比較結果を前記制御部に出力する第１の比較回路と、第１の基準電圧をＲＣ時定数により遅延して前記立ち上がり速度が制御された基準電圧を生成する生成回路と、前記電圧生成部で生成された電圧と第２の基準電圧とを比較し、比較結果を前記制御部に出力する第２の比較回路を含み、
前記制御部は、前記電圧生成部で生成された電圧が前記第２の基準電圧に到達したとき、前記電圧生成部の動作を抑制し、かつ前記電圧生成部で生成された電圧が前記立ち上がり速度が制御された基準電圧に到達したとき、前記電圧生成部の動作を抑制する、電圧生成回路。
前記生成回路は、前記第１の基準電圧を入力するユニティゲインバッファと、当該ユニティゲインバッファに接続されたＲＣ回路とを含む、請求項１に記載の電圧生成回路。
前記ＲＣ回路は、前記ユニティゲインバッファからの第１の基準電圧に接続された抵抗と、当該抵抗に直列に接続されたキャパシタとを含み、
前記立ち上がり速度が制御された基準電圧は、前記抵抗と前記キャパシタとの接続ノードから出力される、請求項２に記載の電圧生成回路。
前記ＲＣ時定数は、前記チャージポンプの出力電圧の立ち上がり速度を超えない範囲内で決定される、請求項１に記載の電圧生成回路。
前記第１の比較回路は、前記チャージポンプのワーストケースのポンプ能力に沿うように前記電圧生成部で生成された電圧の立ち上がり速度を制御する、請求項１ないし４いずれか１つに記載の電圧生成回路。
前記第２の比較回路は、前記電圧生成部のターゲット電圧を設定する、請求項１に記載の電圧生成回路。
前記第２の比較回路は、可変抵抗を含む抵抗分割器を有し、前記第２の比較回路において第２の基準電圧と比較される電圧は、前記可変抵抗によって設定される、請求項６に記載の電圧生成回路。
前記可変抵抗は、動作状態により決定されるデジタルコードにより抵抗値が設定される、請求項７に記載の電圧生成回路。
外部から供給される電圧に基づき降圧された内部電圧を生成する電圧生成部と、前記電圧生成部に電気的に接続されたレギュレータと、前記レギュレータの出力に基づき前記電圧生成部を制御する制御部とを含む電圧生成回路であって、
前記レギュレータは、前記電圧生成部で生成された電圧と立ち上がり速度が制御された基準電圧とを比較し、比較結果を前記制御部に出力する第１の比較回路と、第１の基準電圧をＲＣ時定数により遅延して前記立ち上がり速度が制御された基準電圧を生成する生成回路と、前記電圧生成部で生成された電圧と第２の基準電圧とを比較し、比較結果を前記制御部に出力する第２の比較回路を含み、
前記制御部は、前記電圧生成部で生成された電圧が前記第２の基準電圧に到達したとき、前記電圧生成部の動作を抑制し、かつ前記電圧生成部で生成された電圧が前記立ち上がり速度が制御された基準電圧に到達したとき、前記電圧生成部の動作を抑制し、
前記電圧生成部は、前記外部から供給される電圧のノードと前記内部電圧のノードとの間に直列に接続された電流源として機能する第１および第２のトランジスタを含み、前記第１のトランジスタは、前記第１の比較回路からの出力信号に基づき制御され、前記第２のトランジスタは、前記第２の比較回路からの出力信号に基づき制御される、電圧生成回路。
請求項１ないし９いずれか１つに記載の電圧生成回路を含む半導体装置。