CN100541668C

CN100541668C - 用于在非易失性存储器器件中产生提升电压的电路

Info

Publication number: CN100541668C
Application number: CNB2006100836822A
Authority: CN
Inventors: 郑象和
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2005-08-25
Filing date: 2006-06-02
Publication date: 2009-09-16
Anticipated expiration: 2026-06-02
Also published as: US20070047322A1; CN1921012A; KR100769781B1; KR20070023930A; US7385852B2

Abstract

一种用于产生提升电压的电路，其中可以减少脉动。该电路包括：高电压传送开关；高电压开关单元，其响应于时钟信号泵浦高电压并且开关该高电压传送开关；高电压开关控制器，其比较通过对高电压传送开关的输出信号进行分压而产生的反馈电压与可变参考电压，使用该比较结果和时钟信号产生内部时钟信号，并且控制高电压传送开关的开关以响应于该比较结果；以及提升电压产生器，其泵浦该高电压以响应于该内部时钟信号和多个提升参考电压，并且产生内部提升电压。该高电压传送开关输出该内部提升电压以响应于该高电压开关单元的输出信号。

Description

用于在非易失性存储器器件中产生提升电压的电路

技术领域

本发明涉及用于在非易失性存储器器件中产生提升(step-up)电压的电路。更具体地涉及用于产生在增量阶跃脉冲编程(ISPP)时必需的提升电压的电路。

背景技术

非易失性存储器器件，如闪存或EEPROM器件，需要其电压电平在ISPP时逐渐上升的提升电压。该提升电压使用高于外部电源电压的电压来内部地产生。

图1是用于采用外部施加的高电压25V来实施ISPP的电路。假定该ISPP规格范围从16.5V到21V以及阶跃电压(STEP)是0.5V。

参见图1，如果使能信号(EN)被使能，则外部高电压25V被输出到输出端子Vout。此时，为了实施ISPP方法，提升参考电压(TISPP<7:0>；其可以根据阶跃数来延伸或缩短)以给出的间隔从TISPP<0>到TISPP<7>来激励。通过使用电阻器R1到R9对该输出端子Vout的提升电压进行分压而得到的电压V0到V7是反馈电压。电压V0到V7分别通过由提升参考电压(TISPP<7:0>)驱动的NMOS晶体管N1到N8来输入到比较器11。

如果反馈电压V0到V7的电平高于设置为1V的带隙参考电压(Vbg)的电平，则比较器11输出该输出信号(Vcom)作为逻辑低。NOR门NR1对逻辑低的输出信号(Vcom)和逻辑低的反相器IV1的输出信号执行NOR运算，而且使节点LEAK为逻辑高。NAND门ND1对时钟信号(CLK)和逻辑低的输出信号(Vcom)执行NAND操作，而且将内部时钟信号(CLK1)固定到逻辑高。

此时，高电压开关单元12停止如下操作：使用固定到逻辑高的内部时钟信号(CLK1)来泵浦(pumping)高电压(VPP)。NMOS晶体管N11到N16全被接通以将高电压NMOS晶体管N10的驱动节点SEL连接到地(VSS)。在此情形中，高电压NMOS晶体管N10被关断，使得输出端子Vout的提升电压电平被降低。

同时，如果反馈电压(V0到V7)的电平低于设置到1V的带隙参考电压(Vbg)的电平，则比较器11输出该输出信号(Vcom)为逻辑高。NOR门NR1然后对逻辑高的输出信号(Vcom)和逻辑低的反相器IV1的输出信号执行NOR运算，而且使节点LEAK为逻辑低。NAND门ND1对逻辑高的输出信号(Vcom)和时钟信号(CLK)执行NAND运算，而且翻转(toggle)该内部时钟信号(CLK1)。

此时，高电压开关单元12根据翻转的内部时钟信号(CLK1)来泵浦该高电压(VPP)。NMOS晶体管N16被关断，而且因此不将地(VSS)连接到驱动节点SEL。如果是这样，则高电压NMOS晶体管N10被接通使得输出端子Vout的提升电压电平上升。

但是，上面构造的提升电压产生电路产生25V到最小值16.5V的很高电压而没有任何过滤单元。因此，由于25V的高电压而产生很大脉动(ripple)。这使得难于实施ISPP。

发明内容

本发明的实施例涉及用于产生提升电压的电路，其中它能够减少逐渐上升的提升电压的脉动。

根据本发明实施例，一种用于产生非易失性存储器器件的提升电压的电路，包括：第一高电压传送开关；第一高电压开关单元，其泵浦高电压以响应于时钟信号，并且开关该第一高电压传送开关；高电压开关控制器，其比较通过对第一高电压传送开关的输出信号进行分压而产生的反馈电压与可变参考电压，使用该比较结果和该时钟信号产生内部时钟信号，并且控制第一高电压传送开关的开关以响应于该比较结果；以及提升电压产生器，其泵浦该高电压以响应于该内部时钟信号和多个提升参考电压，并且产生内部提升电压。该第一高电压传送开关输出该内部提升电压以响应于该第一高电压开关单元的输出信号。

附图说明

本发明的完整理解及其很多伴随的优点，将通过当结合附图考虑时参考下面详细描述而明显和更好地理解，在附图中类似的参考符号指示相同或类似的部件，其中：

图1是相关技术中用于产生提升电压的电路的电路图；

图2是根据本发明实施例用于产生提升电压的电路的电路图；以及

图3是图2中所示提升电压产生电路的详细电路图。

具体实施方式

在下面的详细说明中，已经仅通过说明来图示和描述了本发明的仅某些示范性实施例。正如本领域技术人员将认识的，所述实施例可以以各种不同的方式来修改，所有修改不脱离本发明的精神和范围。因此，附图和说明书在性质上应看作是说明性而不是限制性的。类似的附图标记在文中标明类似的元件。

图2是根据本发明实施例用于产生提升电压的电路的电路图。

参见图2，该提升电压产生电路包括高电压传送开关110、高电压开关单元120、高电压开关控制器130、可变参考电压产生器140、提升电压产生器150以及电压降单元160。

在高电压开关单元120和高电压开关控制器130的控制下，高电压传送开关110将从提升电压产生器150产生的内部提升电压(VINT<0:2>)输出到输出端子Vout。

高电压开关单元120在时钟信号(CLK)被翻转时泵浦高电压(VPP)，而且提升高电压传送开关110的驱动节点SEL的电压电平。此时，为了限制高电压(VPP)的泵浦电平，1.8V的电压可以用作电源电压。

高电压开关控制器130比较通过对该输出端子Vout的电压进行分压而产生的反馈电压(Vpp_ref)与可变参考电压(Vref)，根据比较结果连接或断开驱动节点SEL和地(VSS)，而且组合时钟信号(CLK)以产生内部时钟信号(CLK1)。

可变参考电压产生器140采用带隙参考电压(Vbg＝1V)和提升参考电压(TISPP<0:7>)来产生可变参考电压(Vref)。提升参考电压(TISPP<0:7>)是用于产生内部提升电压(VINT<0:2>)的参考电压。该可变参考电压(Vref)消除了用于稳定操作的反馈电压(Vpp_ref)的电阻值的变化因素。

提升电压产生器150在内部时钟信号(CLK1)被翻转时泵浦该高电压(VPP)以响应于提升参考电压(TISPP<0:7>)，产生内部提升电压(VINT<0:2>)。此时，为了限制该高电压(VPP)的泵浦电平，1.8V的电压可以用作电源电压。

电压降单元160对电源电压分压(例如，大约3.3V)以产生电压(例如1.8V)以用于高电压开关单元120和提升电压产生器150。

图3是图2中所示提升电压产生电路的详细电路图。

参见图3，高电压传送开关110包括具有栅极的高电压NMOS晶体管N21，驱动节点SEL的信号输入到该栅极。

高电压开关控制器130包括电阻器R11、R12、NMOS晶体管N22、比较器131、反相器IV11、IV12、NAND栅极ND11以及NMOS晶体管N23到N28。

电阻器R11、R12以及NMOS晶体管N22在输出端子Vout与地(VSS)之间顺序地串联连接。NMOS晶体管N22具有栅极，使能信号(EN)输入到该栅极。此时，如果NMOS晶体管N22被接通，则电阻器R11、R12对该输出端子Vout的提升电压进行分压。

比较器131比较由电阻器R1、R2分压的反馈电压(Vpp_ref)与可变参考电压(Vref)，而且输出比较结果。反相器IV11将比较器131的输出信号反相并输出。

NAND栅极ND11对比较器131的输出信号和时钟信号(CLK)执行NAND运算而且输出运算结果。反相器IV12将NAND栅极ND11的输出信号反相并输出。

NMOS晶体管N23到N28在驱动节点SEL与地(VSS)之间顺序地串联连接。NMOS晶体管N23到N27具有栅极，从比较器131产生的小于1V的电压(Vbias)到这些栅极。NMOS晶体管N28具有栅极，反相器IV11的输出信号输入到该栅极。如果NMOS晶体管N23到N27根据与现有技术不同的上述小于1V的电压(Vbias)来接通，则与现有技术相比，驱动节点SEL的电压缓慢地放电到地(VSS)，由此防止驱动节点SEL的突然电平移位。

提升电压产生器150包括高电压开关驱动器151、高电压开关单元152到154、电阻器R13到R15以及NMOS晶体管N29到N32。

高电压开关驱动器151接收多个提升参考电压(TISPP<0:7>)而且产生高电压开关控制信号(Tbit<1:3>)。

电阻器R13到R16以及NMOS晶体管N29在高电压(VPP)所输入到的端子与地(VSS)之间顺序地串联连接。如果NMOS晶体管N29令其栅极施加有使能信号(EN)而且因此被接通，则电阻器R13到R16对该高电压(VPP)进行分压，以及产生所分压的电压18V、20V和22V。

当内部时钟信号(CLK1)被翻转时，高电压开关单元152到154泵浦该高电压(VPP)以分别地响应于高电压开关控制信号(Tbit<1:3>)。此时，高电压开关单元152到154被供给有1.8V的电压作为电源电压，而且限制该高电压(VPP)的泵浦电平。

高电压NMOS晶体管N30、N31和N32分别地输出所分压的电压18V、20V和22V作为提升电压(VINT<0:2>)，以响应于高电压开关单元152到154的输出信号。

该提升电压产生电路的操作将参照图3来更详细地描述。

如果内部提升电压(VINT<0>；16.5V到18V)被输出到输出端子Vout，到地的电流路径通过使能信号(EN)来形成，而且电阻器R1、R2产生该反馈电压(Vpp_ref)。产生内部提升电压(VINT<0>)以响应于由提升参考电压(TISPP<0:2>)产生的控制信号(Tbit<1>)。因此，可变参考电压产生器140使用提升参考电压(TISPP<0:2>)和带隙参考电压(Vbg)来产生可变参考电压(Vref)。

如果可变参考电压(Vref)根据提升参考电压(TISPP<0:7>)来不同地产生，能够消除该反馈电压(Vpp_ref)的电阻值的变化因素。

比较器131比较反馈电压(Vpp_ref)与可变参考电压(Vref)。如果反馈电压(Vpp_ref)高于可变参考电压(Vref)，则比较器131输出逻辑低。如果反馈电压(Vpp_ref)低于可变参考电压(Vref)，则比较器131输出逻辑高。

如果由于反馈电压(Vpp_ref)高于可变参考电压(Vref)，比较器131输出逻辑低，则反相器IV11将逻辑低反相而且输出逻辑高，由此接通NMOS晶体管N28。在此情形中，驱动节点SEL连接到地(VSS)。因此，NMOS晶体管N21关断而且输出端子Vout的提升电压电平降低，而驱动节点SEL的电压放电到地。

此时，为了缓慢地将驱动节点SEL的电压放电到地(即为了防止驱动节点SEL的电压电平的突然变化)，NMOS晶体管N23到N27的栅极被施加以小于1V的电压(Vbias)。小于1V的电压(Vbias)是施加到比较器131的NMOS晶体管的栅极上的最低电压，使得NMOS晶体管在饱和区操作。适当的电压电平可以通过仿真而获得。

此时，NAND栅极ND11对比较器131的逻辑低的输出信号和时钟信号(CLK)执行NAND运算，而且不管时钟信号(CLK)的电压电平如何总是输出逻辑高。反相器IV12反相该逻辑高而且输出逻辑低的内部时钟信号(CLK1)，使得高电压开关单元152不驱动。

另一方面，如果由于反馈电压(Vpp_ref)低于可变参考电压(Vref)，比较器131输出逻辑高，则NAND栅极ND11对比较器131的逻辑高的输出信号和时钟信号(CLK)执行NAND运算，并且根据时钟信号(CLK)的电压电平来输出逻辑电平。反相器IV12输出所翻转的内部时钟信号(CLK1)，从而驱动该高电压开关单元152。

因此，高电压开关单元152泵浦该高电压(VPP)以接通NMOS晶体管N30。NMOS晶体管N30输出所分压的电压(18V)作为内部提升电压(VINT<0>)。高电压开关单元152能够使用1.8V的电压作为电源电压来限制高电压(VPP)的泵浦电压电平。

此时，反相器IV11反相逻辑高而且输出逻辑低，由此关断NMOS晶体管N28。在此情形中，由于驱动节点SEL不连接到地(VSS)，所以NMOS晶体管N30被接通而且输出端子Vout的电压电平因此上升。

如果高电压开关控制信号(Tbit<2>)由提升参考电压(TISPP<5:3>)产生，则内部提升电压(VINT<1>；20V)由高电压开关单元153产生。如果控制信号(Tbit<3>)由提升参考电压(TISPP<7:6>)产生，则内部提升电压(VINT<2>；22V)由高电压开关单元154产生。后续操作与上面描述的相同。

在此情形中，内部提升电压(VINT<0>)可以是在16.5V到18V的范围内，内部提升电压(VINT<1>)可以是在18.5V到20V的范围内，而且内部提升电压(VINT<2>)可以是在20.5V到22V的范围内。

如上面描述的，根据本发明的实施例，使用如下电压来内部地产生提升电压，其中提升参考电压(TISPP<0:7>)和电源电压随着源电压源而降低。因此，由于与现有技术相比可以限制输出节点的提升电压的电平变化范围，所以可以减少提升电压的脉动。

另外，根据本发明的实施例，可变参考电压是使用提升参考电压(TISPP<0:7>)而产生的。可以消除反馈电压的电阻值的变化因素，因此可以保证稳定性。

另外，根据本发明的实施例，防止高电压传送开关的驱动节点迅速地放电。有可能控制输出节点的提升电压的变化。

尽管已经结合当前被认为是实际的示范实施例的内容来描述本发明，但是将理解本发明不限制于所公开的实施例，而是相反地，旨在覆盖在所附权利要求的精神和范围内包括的各种修改和等效设置。

Claims

1.一种用于产生非易失性存储器器件的提升电压的电路，该电路包括：

第一高电压传送开关；

第一高电压开关单元，该第一高电压开关单元响应于时钟信号来泵浦高电压，并且开关该第一高电压传送开关；

高电压开关控制器，该高电压开关控制器比较通过对该第一高电压传送开关的输出信号进行分压而产生的反馈电压与可变参考电压，使用该比较结果和该时钟信号产生内部时钟信号，并且响应于该比较结果控制该第一高电压传送开关的开关，以及

提升电压产生器，该提升电压产生器响应于该内部时钟信号和多个提升参考电压泵浦该高电压，并且产生内部提升电压，

其中该第一高电压传送开关响应于该第一高电压开关单元的输出信号输出该内部提升电压。

2.如权利要求1所述的电路，还包括可变参考电压产生器，该可变参考电压产生器使用所述多个提升参考电压和带隙参考电压来产生该可变参考电压。

3.如权利要求1所述的电路，其中该第一高电压开关单元和该提升电压产生器采用被增强为大于电源电压的电压作为电源以便限制该高电压的泵浦。

4.如权利要求1所述的电路，其中如果该反馈电压高于该参考电压，该高电压开关控制器不操作该提升电压产生器和该第一高电压传送开关，而如果该反馈电压低于该参考电压，该高电压开关控制器操作该提升电压产生器和该第一高电压传送开关。

5.如权利要求1所述的电路，其中该高电压开关控制器包括：

分压器，该分压器对该第一高电压传送开关的输出信号进行分压并且产生该反馈电压；

比较器，该比较器比较该反馈电压与该可变参考电压；

放电单元，该放电单元响应于该比较器的输出信号连接或断开该第一高电压传送开关的驱动节点和地；以及

时钟产生器，该时钟产生器组合该比较器的输出信号和该时钟信号以产生该内部时钟信号。

6.如权利要求5所述的电路，其中该放电单元使用小于1V的电压来将该驱动节点的电压放电到地。

7.如权利要求6所述的电路，其中该小于1V的电压是施加到该比较器的NMOS晶体管的栅极的最低电压，使得该NMOS晶体管在饱和区工作。

8.如权利要求1所述的电路，其中该提升电压产生器包括：

高电压开关驱动器，该高电压开关驱动器采用所述多个提升参考电压来产生高电压开关控制信号；

第二高电压开关单元，如果该内部时钟信号被翻转，响应于所述高电压开关控制信号所述第二高电压开关单元泵浦该高电压，并且产生该内部提升电压；

高电压分压器，该高电压分压器对该高电压分压并且产生所分压的电压；以及

第二高电压传送开关，响应于该第二高电压开关单元的输出信号，所述第二高电压传送开关选择性地传送从所述高电压分压器输出的分压电压，并且产生该内部提升电压。

9.如权利要求8所述的电路，其中所述第二高电压开关单元采用被增强为大于电源电压的电压作为电源以便限制该高电压的泵浦。