KR20070023930A - 비휘발성 메모리 장치의 스텝-업 전압 발생 회로 - Google Patents

비휘발성 메모리 장치의 스텝-업 전압 발생 회로 Download PDF

Info

Publication number
KR20070023930A
KR20070023930A KR1020050078275A KR20050078275A KR20070023930A KR 20070023930 A KR20070023930 A KR 20070023930A KR 1020050078275 A KR1020050078275 A KR 1020050078275A KR 20050078275 A KR20050078275 A KR 20050078275A KR 20070023930 A KR20070023930 A KR 20070023930A
Authority
KR
South Korea
Prior art keywords
voltage
high voltage
transfer switch
clock signal
response
Prior art date
Application number
KR1020050078275A
Other languages
English (en)
Other versions
KR100769781B1 (ko
Inventor
정상화
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050078275A priority Critical patent/KR100769781B1/ko
Priority to CNB2006100836822A priority patent/CN100541668C/zh
Priority to US11/477,568 priority patent/US7385852B2/en
Publication of KR20070023930A publication Critical patent/KR20070023930A/ko
Application granted granted Critical
Publication of KR100769781B1 publication Critical patent/KR100769781B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

본 발명은 리플을 감소시키는 스텝-업 전압 발생회로에 관한 것으로서, 고전압 전달 스위치; 클럭신호에 응답하여 고전압을 펌핑해서 상기 고전압 전달 스위치를 스위칭시키는 고전압 스위칭부; 상기 고전압 전달 스위치의 출력신호를 분배하여 발생되는 피드백 전압과 가변 기준전압을 비교한 후에 상기 비교결과와 클럭신호를 이용해서 내부클럭신호를 발생시키고, 상기 비교결과에 응답하여 상기 고전압 전달 스위치의 스위칭을 제어하는 고전압 스위칭 제어부; 및 상기 내부클럭신호와 복수개의 스텝-업 기준전압에 응답하여 상기 고전압을 펌핑해서 내부 스텝-업 전압을 발생시키는 스텝-업 전압 발생부를 포함하고, 상기 고전압 전달 스위치는 상기 고전압 스위칭부의 출력신호에 응답하여 상기 내부 스텝-업 전압을 출력한다.
고전압, ISPP, 스위치

Description

비휘발성 메모리 장치의 스텝-업 전압 발생 회로{Circuit for generating step-up voltage in non-volatile memory device}
도 1은 종래의 스텝-업 전압 발생 회로를 도시한 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따른 스텝-업 전압 발생 회로를 도시한 회로도이다.
도 3은 도 2의 신호들의 파형을 도시한 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110, 210, 220 : 고전압 발생부
120, 230 : 고전압 스위칭부
130, 270 : 고전압 전달부
140, 240 : 전압 분배부
150, 250 : 비교기
260 : 스위치
본 발명은, 비휘발성 메모리 장치의 스텝-업 전압 발생회로에 관한 것으로, 특히 ISPP(Incremental Step Pulse Programming) 시에 필요한 스텝-업 전압을 발생시키는 회로에 관한 것이다.
플래시 메모리나 EEPROM 장치와 같은 비휘발성 메모리 장치에 있어서는, ISPP(Incremental Step Pulse Programming)와 같은 프로그램 동작 시에 점차적으로 전압레벨이 증가하는 스텝-업 전압(step-up voltage)이 필요하다. 이러한 스텝-업 전압은, 외부 전원전압보다 높은 고전압을 이용해서 내부적으로 발생된다.
도 1은 외부에서 인가되는 고전압(25V)을 이용해서 ISSP을 구현하기 위한 회로이다. 여기서 ISPP 스펙(Spec)은 16.5V에서 21V까지이고 스텝 전압(STEP)은 0.5V로 가정하자.
도 1을 참조하면, 인에이블 신호(EN)가 활성화되면 외부 고전압(25V)은 출력단자(VOUT)로 출력된다. 이때 ISPP 방식을 구현하기 위해 스텝-업 기준전압(TISPP<7:0>;스텝 수에 따라 늘거나 줄 수 있음)이 TISPP<0>에서 TISPP<7>까지 일정 간격으로 활성화된다. 출력단자(Vout)의 스텝-업 전압이 저항(R1-R9)에 의해 분배된 전압 V0~V7은 피드백 전압으로서 각각의 스텝-업 기준전압(TISPP<7:0>)에 의해 구동되는 각 NMOS 트랜지스터(N1-N8)를 통해서 비교기(11)로 입력된다.
비교기(11)는 피드백 전압(V0-V7)의 레벨이 밴드갭 기준전압(Vbg)의 레벨(1V로 설정)보다 높으면 출력신호(Vcom)를 로직 로우로 출력한다. 그러면, 노어 게이트(NR1)는 로직 로우의 출력신호(Vcom)와 로직 로우의 인버터(IV1) 출력신호를 반전 논리 곱하여 노드 LEAK를 로직 하이로 만들고, 낸드 게이트(ND1)는 클럭신호 (CLK)와 로직 로우의 출력신호(Vcom)를 반전 논리 곱하여 내부클럭신호(CLK1)를 로직 하이로 고정시킨다. 이때, 고전압 스위칭부(12)는 로직 하이로 고정되어 있는 내부클럭신호(CLK1)에 의해서 고전압(VPP)을 펌핑시키는 동작을 중지하고, NMOS 트랜지스터(N11-N16)는 모두 턴-온되어 고전압 NMOS 트랜지스터(N10)의 구동노드(SEL)를 접지(VSS)와 연결시킨다. 이렇게 되면, 고전압 NMOS 트랜지스터(N10)가 턴-오프되어 출력단자(VOUT)의 스텝-업 전압레벨이 낮아진다.
반대로, 피드백 전압(V0-V7)의 레벨이 밴드갭 기준전압(Vbg)의 레벨(1V로 설정)보다 낮으면 비교기(11)는 출력신호(Vcom)를 로직 하이로 출력한다. 그러면, 노어 게이트(NR1)는 로직 하이의 출력신호(Vcom)와 로직 로우의 인버터(IV1) 출력신호를 반전 논리 합하여 노드 LEAK를 로직 로우로 만들고, 낸드 게이트(ND1)는 로직 하이의 출력신호(Vcom)와 클럭신호(CLK)를 반전 논리 곱하여 내부클럭신호(CLK1)을 토글링시킨다. 이때, 고전압 스위칭부(12)는 토글링하는 내부클럭신호(CLK1)에 의해 고전압(VPP)를 펌핑시키고, NMOS 트랜지스터(N16)는 턴-오프되어 구동노드(SEL)에 접지(VSS)를 연결시키지 않는다. 이렇게 되면, 고전압 NMOS 트랜지스터(N10)가 턴-온되어 출력단자(VOUT)의 스텝-업 전압레벨이 높아진다.
그러나, 이러한 스텝-업 전압 발생회로는 25V의 아주 높은 고전압을 최소 16.5V까지 여과 장치 없이 다운시키고 있으므로 25V의 높은 고전압에 의해 매우 큰 리플을 발생시켜 ISPP를 구현하기 힘들다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 단계적으로 증가하는 스텝-업 전압의 리플을 감소시킬 수 있는 스텝-업 전압 발생 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 스텝-업 전압 발생회로는 고전압 전달 스위치; 클럭신호에 응답하여 고전압을 펌핑해서 상기 고전압 전달 스위치를 스위칭시키는 고전압 스위칭부; 상기 고전압 전달 스위치의 출력신호를 분배하여 발생되는 피드백 전압과 가변 기준전압을 비교한 후에 상기 비교결과와 클럭신호를 이용해서 내부클럭신호를 발생시키고, 상기 비교결과에 응답하여 상기 고전압 전달 스위치의 스위칭을 제어하는 고전압 스위칭 제어부; 및 상기 내부클럭신호와 복수개의 스텝-업 기준전압에 응답하여 상기 고전압을 펌핑해서 내부 스텝-업 전압을 발생시키는 스텝-업 전압 발생부를 포함하고, 상기 고전압 전달 스위치는 상기 고전압 스위칭부의 출력신호에 응답하여 상기 내부 스텝-업 전압을 출력한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 동일한 참조부호는 같은 기능을 수행하는 동일 부재를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 스텝-업 전압 발생 회로를 도시한 블록도이다.
도 2을 참조하면, 스텝-업 전압 발생 회로는 고전압 전달 스위치(110), 고전압 스위칭부(120), 고전압 스위칭 제어부(130), 가변 기준전압 발생부(140), 스텝-업 전압 발생부(140), 및 전압강하부(150)를 포함한다. 고전압 전달 스위치(110)는 고전압 스위칭부(120)와 고전압 스위칭 제어부(130)의 제어 하에 스텝-업 전압 발생부(150)에서 생성되는 내부 스텝-업 전압(VINT<0:2>)을 출력단자(Vout)로 출력한다. 고전압 스위칭부(120)는 클럭신호(CLK)가 토글링할 때 고전압(VPP)를 펌핑해서 고전압 전달 스위치(110)의 구동노드(SEL)의 전압레벨을 승압시킨다. 이때, 고전압(VPP)의 펌핑레벨을 제한하기 위해서 1.8V의 전압을 전원전압으로 사용한다. 고전압 스위칭 제어부(130)는 출력단자(Vout)의 전압을 분배하여 발생된 피드백 전압(Vpp_ref)과 가변 기준전압(Vref)를 비교한 후에 이 비교결과에 응답하여 구동노드(SEL)를 접지(VSS)와 연결시키거나 연결을 끊고, 상기 비교결과와 클럭신호(CLK)를 조합하여 내부클럭신호(CLK1)를 생성한다. 가변 기준전압 발생부(140)는 밴드갭 기준전압(Vbg=1V)과 스텝-업 기준전압(TISPP<0:7>)을 이용해서 가변 기준전압(Vref)를 생성한다. 이 스텝-업 기준전압(TISPP<0:7>)은 내부 스텝-업 전압(VINT<0:2>)을 발생시키기 위한 기준전압이다. 이러한 가변 기준전압(Vref)은 피드백 전압(Vpp-ref)의 저항값 변화요소를 제거하여 보다 안정적으로 동작할 수 있게 한다. 스텝- 업 전압 발생부(150)는 내부클럭신호(CLK1)가 토글링할 때 스텝-업 기준전압(TISPP<0:7>)에 응답하여 고전압(VPP)을 펌핑시켜 내부 스텝-업 전압(VINT<0:2>)을 발생시킨다. 이때, 고전압(VPP)의 펌핑레벨을 제한하기 위해서 1.8V의 전압을 전원전압으로 사용한다. 전압강하부(160)는 전원전압(예컨대, 대략 3.3V)을 분배하여 상술한 고전압 스위칭부(120)와 스텝-업 전압 발생부(150)에 사용되는 전압(예컨대 1.8V)을 생성한다.
도 3은 도 2에 도시한 스텝-업 전압 발생 회로의 상세 구성을 나타내는 회로도이다.
도 3을 참조하면, 고전압 전달 스위치(110)는 게이트로 구동노드(SEL)의 신호를 입력받아 턴-온/오프되는 고전압 NMOS 트랜지스터(N21)를 포함한다. 고전압 스위칭 제어부(130)는 저항(R11, R12), NMOS 트랜지스터(N22), 비교기(131), 인버터(IV11, IV12), 낸드 게이트(ND11), 및 NMOS 트랜지스터(N23-N28)를 포함한다. 저항(R11, R12)과 NMOS 트랜지스터(N22)는 출력단자(Vout)와 접지(VSS) 사이에 순차적으로 직렬 접속된다. NMOS 트랜지스터(N22)는 게이트로 인에이블 신호(EN)를 입력받아 턴-온된다. 이때, NMOS 트랜지스터(N22)가 턴-온되면 저항(R11, R12)에 의해 출력단자(Vout)의 스텝-업 전압이 분배된다. 비교기(131)는 저항(R1, R2)에 의해 분배된 피드백 전압(Vpp_ref)과 가변 기준전압(Vref)을 비교하여 출력한다. 인버터(IV11)는 비교기(131)의 출력신호를 반전시켜 출력한다. 낸드 게이트(ND11)는 비교기(131)의 출력신호와 클럭신호(CLK)를 반전 논리 곱하여 출력한다. 인버터(IV12)는 낸드 게이트(ND11)의 출력신호를 반전시켜 출력한다. NMOS 트랜지스터 (N23-N28)는 구동노드(SEL)와 접지(VSS) 사이에 순차적으로 직렬 접속되는데, NMOS 트랜지스터(N23-N27)는 게이트로 비교기(131)에서 생성되는 1V미만의 전압(Vbias)을 인가받아 턴-온되며, NMOS 트랜지스터(N28)는 게이트로 인버터(IV11)의 출력신호를 입력받아 턴-온된다. NMOS 트랜지스터들(N23-N27)이 종래와 달리 1V미만의 전압(Vbias)을 입력받아 턴-온되면 구동노드(SEL)의 전압이 종래보다 천천히 접지(VSS)로 디스챠지되어 구동노드(SEL)의 급격한 레벨변화를 막을 수 있다. 스텝-업 전압 발생부(150)는 고전압 스위치 구동부(151), 고전압 스위칭부(152-154), 저항(R13-R15), 및 NMOS 트랜지스터(N29-N32)를 포함한다. 고전압 스위칭 구동부(151)는 복수개의 스텝-업 기준전압(TISPP<0:7>)을 입력받아 고전압 스위칭 제어신호(Tbit<1:3>)를 생성한다. 저항(R13-R16)과 NMOS 트랜지스터(N29)는 고전압(VPP)이 입력되는 단자와 접지(VSS) 사이에 순차적으로 직렬 접속된다. 저항(R13-R16)는 NMOS 트랜지스터(N29)가 게이트로 인에이블 신호(EN)를 입력받아 턴-온되면 고전압(VPP)을 분배하여 분배전압(18V, 20V, 22)를 발생시킨다. 고전압 스위칭부(152-154) 각각은 내부클럭신호(CLK1)가 토글링할 때, 고전압 스위칭 제어신호(Tbit<1:3>) 각각에 응답하여 고전압(VPP)를 펌핑시킨다. 이때, 고전압 스위칭부(152-154)는 전원전압으로서 1.8V의 전압을 인가받아 고전압(VPP)의 펌핑레벨을 제한한다. 고전압 NMOS 트랜지스터(N30, N31, N32) 각각은 고전압 스위칭부(152-154)의 출력신호에 응답하여 상기의 분배전압(18V, 20V, 22V)을 스텝-업 전압(VINT<0:2>)으로서 출력한다.
이하, 도 3을 참조하면서 스텝-업 전압 발생회로의 동작을 보다 상세히 설명 하기로 한다.
먼저, 내부 스텝-업 전압(VINT<0>;16.5V~18V)이 출력단자(Vout)로 출력되면, 인에이블 신호(EN)에 의해 접지로 전류경로가 형성되어 저항(R1, R2)에 의해 피드백 전압(Vpp_ref)이 생성된다. 상기의 내부 스텝-업 전압(VITN<0>)는 스텝-업 기준전압(TISPP<0:2>)에 의해 생성된 제어신호(Tbit<1>)에 응답하여 생성된 것이므로, 가변 기준전압 발생부(140)는 스텝-업 기준전압(TISPP<0:2>)과 밴드갭 기준전압(Vbg)을 이용해서 가변 기준전압(Vref)를 생성한다. 이렇게 가변 기준전압(Vref)가 스텝-업 기준전압(TISPP<0:7>)에 따라 다르게 생성되면, 피드백 전압(Vpp_ref)의 저항값 변화 요소를 제거할 수 있게 된다.
다음에 비교기(131)는 피드백 전압(Vpp-ref)와 가변 기준전압(Vref)를 비교하여, 피드백 전압(Vpp_ref)이 가변 기준전압(Vref)보다 크면 로직 로우를 출력하고, 피드백 전압(Vpp_ref)이 가변 기준전압(Vref)보다 작으면 로직 하이를 출력한다. 피드백 전압(Vpp_ref)이 가변 기준전압(Vref)보다 커서 비교기(131)가 로직 로우를 출력하면, 인버터(IV11)는 로직 로우를 반전시켜 로직 하이를 출력하여 NMOS 트랜지스터(N28)를 턴-온시킨다. 이렇게 되면, 구동노드(SEL)가 접지(VSS)와 연결되어 구동노드(SEL)의 전압이 접지로 디스챠지되면서 NMOS 트랜지스터(N21)는 턴-오프되고 출력단자(Vout)의 스텝-업 전압레벨이 낮아진다. 여기서, 구동노드(SEL)의 전압을 접지로 천천히 디스챠지시키기 위해서, 즉 구동노드(SEL)의 전압레벨의 급격한 변화를 막기 위해서, NMOS 트랜지스터(N23-N27)의 게이트에는 1V미만의 전압(Vbias)가 인가된다. 이 1V미만의 전압(Vbias)는 비교기(131)의 NMOS 트랜지스터 가 포화영역에서 동작하도록 하기 위해서 게이트에 인가되는 최소 전압으로서, 시뮬레이션을 통하여 그 적정한 전압레벨을 찾을 수 있다. 이때 낸드 게이트(ND11)는 로직 로우의 비교기(131) 출력신호와 클럭신호(CLK)를 반전 논리 곱하여 클럭신호(CLK)의 전압레벨에 관계없이 항상 로직 하이를 출력하고, 인버터(IV12)는 로직 하이를 반전시켜 로직 로우의 내부클럭신호(CLK1)를 출력하여 고전압 스위칭부(152)를 구동시키지 않는다. 반면에, 피드백 전압(Vpp_ref)이 가변 기준전압(Vref)보다 작아서 비교기(131)가 로직 하이를 출력하면, 낸드 게이트(ND11)는 로직 하이의 비교기(131) 출력신호와 클럭신호(CLK)를 반전 논리 곱하여 클럭신호(CLK)의 전압레벨에 따른 로직 레벨을 출력하고, 인버터(IV12)는 토글링하는 내부클럭신호(CLK1)를 출력시켜서 고전압 스위칭부(152)를 구동시킨다. 그러면, 고전압 스위칭부(152)는 고전압(VPP)를 핌핑시켜서 NMOS 트랜지스터(N30)를 턴-온시키고, NMOS 트랜지스터(N30)는 분배전압(18V)을 내부 스텝-업 전압(VINT<0>)으로서 출력한다. 이러한 고전압 스위칭부(152)는 전원전압으로서 1.8V의 전압을 이용함으로써 고전압(VPP)의 펌핑전압레벨을 제한한다. 이때, 인버터(IV11)는 로직 하이를 반전시켜 로직 로우를 출력하여 NMOS 트랜지스터(N28)를 턴-오프시킨다. 이렇게 되면, 구동노드(SEL)가 접지(VSS)와 연결되지 않아, NMOS 트랜지스터(N30)가 턴-온되어 출력단자(Vout)의 전압레벨이 높아진다.
만약, 스텝-업 기준전압(TISPP<5:3>)에 의해서 고전압 스위칭 제어신호(Tbit<2>)가 생성되면 고전압 스위칭부(153)에 의해 내부 스텝-업 전압(VINT<1>; 20V)이 생성되고, 스텝-업 기준전압(TISPP<7:6>)에 의해서 제어신호(Tbit<3>)가 생 성되면 고전압 스위칭부(154)에 의해 내부 스텝-업 전압(VINT<2>; 22V)가 생성된다. 그 다음의 동작은 상술한 동작과 동일하다.
여기서, 내부 스텝-업 전압(VINT<0>)은 16.5V~18V이고, 내부 스텝-업 전압(VINT<1>)은 18.5V~20V이며, 내부 스텝-업 전압(VINT<2>)은 20.5V~22V이다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따르면, 스텝-업 기준전압(TISPP<0:7>)과 전원전압을 강하시킨 전압을 소스전압원으로서 사용하여 내부에서 스텝-업 전압을 생성하여 출력함으로써, 출력노드의 스텝-업 전압의 레벨 변화범위를 종래보다 제한할 수 있어 스텝-업 전압의 리플을 감소시킬 수 있다.
또한, 본 발명에 따르면, 스텝-업 기준전압(TISPP<0:7>)를 이용해서 가변기준전압을 생성함으로써 피드백 전압의 저항값 변화요소를 제거할 수 있어 안정성을 확보할 수 있다.
또한, 본 발명에 따르면, 고전압 전달 스위치의 구동노드가 빠르게 디스챠지되는 것는 것을 막아 출력노드의 스텝-업 전압의 변화를 제어할 수 있다.

Claims (9)

  1. 고전압 전달 스위치;
    클럭신호에 응답하여 고전압을 펌핑해서 상기 고전압 전달 스위치를 스위칭시키는 고전압 스위칭부;
    상기 고전압 전달 스위치의 출력신호를 분배하여 발생되는 피드백 전압과 가변 기준전압을 비교한 후에 상기 비교결과와 클럭신호를 이용해서 내부클럭신호를 발생시키고, 상기 비교결과에 응답하여 상기 고전압 전달 스위치의 스위칭을 제어하는 고전압 스위칭 제어부; 및
    상기 내부클럭신호와 복수개의 스텝-업 기준전압에 응답하여 상기 고전압을 펌핑해서 내부 스텝-업 전압을 발생시키는 스텝-업 전압 발생부를 포함하고,
    상기 고전압 전달 스위치는 상기 고전압 스위칭부의 출력신호에 응답하여 상기 내부 스텝-업 전압을 출력하는 것을 특징으로 하는 비휘발성 메모리 장치의 스텝-업 전압 발생회로.
  2. 제 1 항에 있어서,
    상기 복수개의 스텝-업 기준전압과 밴드갭 기준전압을 이용해서 상기 가변 기준전압을 발생시키는 가변 기준전압 발생부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 스텝-업 전압 발생회로.
  3. 제 1 항에 있어서,
    상기 고전압 스위칭부 및 상기 스텝-업 전압 발생부는 상기 고전압의 펌핑을 제한하기 위해서 전원전압보다 강하된 전압을 전원으로 이용하는 것을 특징으로 하는 비휘발성 메모리 장치의 스텝-업 전압 발생회로.
  4. 제 1 항에 있어서,
    상기 고전압 스위칭 제어부는 상기 피드백 전압이 상기 기준전압보다 크면 상기 스텝-업 전압 발생부와 상기 고전압 전달 스위치를 동작시키지 않고, 상기 피드백 전압이 상기 기준전압보다 작으면 상기 스텝-업 전압 발생부와 상기 고전압 전달 스위치를 동작시키는 것을 특징으로 하는 비휘발성 메모리 장치의 스텝-업 전압 발생회로.
  5. 제 1 항에 있어서,
    상기 고전압 스위칭 제어부는, 상기 고전압 전달 스위치의 출력신호를 분배하여 상기 피드백 전압을 발생시키는 전압분배부;
    상기 피드백 전압과 상기 가변 기준전압을 비교하는 비교기;
    상기 비교기의 출력신호에 응답하여 상기 고전압 전달 스위치의 구동노드를 접지와 접속/비접속시키는 디스챠지부; 및
    상기 비교기의 출력신호와 상기 클럭신호를 조합하여 상기 내부클럭신호를 발생시키는 클럭 발생부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 스텝-업 전압 발생회로.
  6. 제 5 항에 있어서,
    상기 디스챠지부는 1V미만의 전압을 입력받아 상기 구동노드의 전압을 천천히 접지로 디스챠지시키는 것을 특징으로 하는 비휘발성 메모리 장치의 스텝-업 전압 발생회로.
  7. 제 6 항에 있어서,
    상기 1V미만의 전압은 상기 비교기의 NMOS 트랜지스터가 포화영역에서 동작하도록 하기 위해서 게이트에 인가되는 최소 전압인 것을 특징으로 하는 비휘발성 메모리 장치의 스텝-업 전압 발생회로.
  8. 제 1 항에 있어서,
    상기 스텝-업 전압 발생부는, 상기 복수개의 스텝-업 기준전압을 이용해서 고전압 스위칭 제어신호들을 발생시키는 고전압 스위칭 구동부;
    상기 내부클럭신호가 토글링하면, 상기 고전압 스위칭 제어신호들 각각에 응답하여 상기 고전압을 펌핑해서 상기 내부 스텝-업 전압을 발생시키는 고전압 스위칭부들;
    상기 고전압을 분배하여 분배전압들을 발생시키는 고전압 분배부; 및
    상기 고전압 스위칭부들의 출력신호들 각각에 응답하여 상기 고전압 분배부로부터 출력되는 상기 분배전압들 각각을 선택적으로 전달하여 상기 내부 스텝-업 전압을 생성하는 고전압 전달 스위치들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 스텝-업 전압 발생회로.
  9. 제 8 항에 있어서,
    상기 고전압 스위칭부들은 상기 고전압의 펌핑을 제한하기 위해서 전원전압보다 강하된 전압을 전원으로 이용하는 것을 특징으로 하는 비휘발성 메모리 장치의 스텝-업 전압 발생회로.
KR1020050078275A 2005-08-25 2005-08-25 비휘발성 메모리 장치의 스텝-업 전압 발생 회로 KR100769781B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050078275A KR100769781B1 (ko) 2005-08-25 2005-08-25 비휘발성 메모리 장치의 스텝-업 전압 발생 회로
CNB2006100836822A CN100541668C (zh) 2005-08-25 2006-06-02 用于在非易失性存储器器件中产生提升电压的电路
US11/477,568 US7385852B2 (en) 2005-08-25 2006-06-30 Circuit for generating step-up voltage in non-volatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050078275A KR100769781B1 (ko) 2005-08-25 2005-08-25 비휘발성 메모리 장치의 스텝-업 전압 발생 회로

Publications (2)

Publication Number Publication Date
KR20070023930A true KR20070023930A (ko) 2007-03-02
KR100769781B1 KR100769781B1 (ko) 2007-10-24

Family

ID=37778700

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050078275A KR100769781B1 (ko) 2005-08-25 2005-08-25 비휘발성 메모리 장치의 스텝-업 전압 발생 회로

Country Status (3)

Country Link
US (1) US7385852B2 (ko)
KR (1) KR100769781B1 (ko)
CN (1) CN100541668C (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101463584B1 (ko) * 2008-07-30 2014-11-19 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR101840379B1 (ko) * 2011-10-31 2018-03-21 에스케이하이닉스 주식회사 반도체 장치
KR102392661B1 (ko) * 2017-07-18 2022-04-29 삼성전자주식회사 비휘발성 메모리 장치의 전압 생성기, 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
JP6522201B1 (ja) * 2018-05-14 2019-05-29 ウィンボンド エレクトロニクス コーポレーション 半導体装置
US10902907B1 (en) * 2019-10-02 2021-01-26 Micron Technology, Inc. Output drivers, and related methods, memory devices, and systems

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06324753A (ja) * 1993-05-13 1994-11-25 Fujitsu Ltd 定電圧発生回路及び半導体記憶装置
JP3884810B2 (ja) * 1997-01-21 2007-02-21 株式会社ルネサステクノロジ 高電圧発生装置
KR100238238B1 (ko) * 1997-03-31 2000-01-15 윤종용 반도체 메모리장치의 내부 전압 제어회로 및 그 제어방법
JP3935592B2 (ja) * 1997-08-27 2007-06-27 株式会社ルネサステクノロジ 内部電位発生回路
US5936906A (en) * 1998-10-29 1999-08-10 Winbond Electronics Corp. Multilevel sense device for a flash memory
KR100452323B1 (ko) * 2002-07-02 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 기준전압 선택회로 및 그 방법
KR100562651B1 (ko) * 2003-10-30 2006-03-20 주식회사 하이닉스반도체 다단 전압 펌프 회로
KR100560822B1 (ko) * 2004-09-02 2006-03-13 삼성전자주식회사 리플-프리 내부 전압을 발생하는 반도체 장치
US7085190B2 (en) * 2004-09-16 2006-08-01 Stmicroelectronics, Inc. Variable boost voltage row driver circuit and method, and memory device and system including same
KR20060062812A (ko) * 2004-12-06 2006-06-12 주식회사 하이닉스반도체 불휘발성 메모리 장치의 스텝-업 전압 발생 회로
US7313019B2 (en) * 2004-12-21 2007-12-25 Intel Corporation Step voltage generation

Also Published As

Publication number Publication date
US20070047322A1 (en) 2007-03-01
CN1921012A (zh) 2007-02-28
KR100769781B1 (ko) 2007-10-24
US7385852B2 (en) 2008-06-10
CN100541668C (zh) 2009-09-16

Similar Documents

Publication Publication Date Title
TWI669714B (zh) 電壓控制裝置及記憶體系統
US9614439B2 (en) Semiconductor device
JP4824295B2 (ja) マルチレベル高電圧発生装置
JP2009044948A (ja) レギュレータ及び高電圧発生器
KR100859412B1 (ko) 반도체 장치
JP4843376B2 (ja) 電源回路
TWI696999B (zh) 位準移位器與半導體裝置
KR100769781B1 (ko) 비휘발성 메모리 장치의 스텝-업 전압 발생 회로
JP2007129810A (ja) 電源回路
US20130235669A1 (en) High voltage switch circuit
US10157645B2 (en) Booster circuit and non-volatile memory including the same
KR101024137B1 (ko) 반도체 장치의 고전압 발생장치 및 고전압 발생 방법
KR100495854B1 (ko) 부스팅 회로
KR100911189B1 (ko) 반도체 메모리 장치의 클럭 제어 회로
KR100650805B1 (ko) 펌핑 회로 및 펌핑 전압 생성 방법
KR20200144783A (ko) 차지 펌프 회로를 포함하는 반도체 장치
KR100418719B1 (ko) 플래쉬 메모리 장치의 펌핑 회로
KR100908536B1 (ko) 고전압 발생기의 전류 소모 방지 장치
JP2016095713A (ja) 内部電源電圧発生回路、半導体記憶装置及び半導体装置
KR101088468B1 (ko) 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자
JP5520524B2 (ja) メモリ書込用電源回路
KR20030089548A (ko) 차지 펌프 회로
KR20050072201A (ko) 고전압 펌핑 회로
KR20100129074A (ko) 전압 제공 회로
KR20100088924A (ko) 불휘발성 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee