JP2007129810A

JP2007129810A - 電源回路

Info

Publication number: JP2007129810A
Application number: JP2005319191A
Authority: JP
Inventors: Yoshikazu Takeyama; 山嘉和竹
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-11-02
Filing date: 2005-11-02
Publication date: 2007-05-24
Anticipated expiration: 2025-11-02
Also published as: KR20070047718A; US7449937B2; KR100823394B1; JP4728777B2; US20070096708A1

Abstract

【課題】出力電圧を所望のタイミングで昇圧して復帰させることが可能な電源回路を提供する。
【解決手段】電源回路１００は、電源から供給された電圧を昇圧し、出力電圧を生成する昇圧回路１と、出力電圧を抵抗分割により分圧し、モニタ電圧を出力する分圧回路２と、モニタ電圧と基準電圧とを比較し、基準電圧よりもモニタ電圧が低い場合には、昇圧回路１の活性化を指示するための信号を出力し、基準電圧よりもモニタ電圧が高い場合には、昇圧回路１の不活性化を指示するための信号を出力する比較回路３と、昇圧回路１の活性化を所望のタイミングで制御するための補助信号を出力する命令補助回路４と、補助信号と比較回路３の出力信号とを演算し、昇圧回路１を活性化させるイネーブル信号を出力する演算回路５と、を備えている。
【選択図】図１

Description

本発明は、電源電圧を昇圧する昇圧回路を備えた電源回路に関するものである。

従来、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に昇圧回路により電源電圧を昇圧して供給する電源回路がある。

この従来の電源回路には、電源から供給された電圧を昇圧し、出力電圧を生成する昇圧回路と、出力電圧をモニタするための抵抗回路と、この抵抗回路により得られたモニタ電圧の値に基づいて昇圧回路の活性化／不活性化を指示するための信号を出力する比較検出回路と、を備えるものがある（例えば、特許文献１参照。）。

この電源回路は、出力電圧が負荷の接続により低下すると、比較検出回路がこの出力電圧の低下を検出し、昇圧回路に活性化させるための信号を出力して、昇圧回路が昇圧動作をすることにより所望の電圧値に復帰させることができる。

ここで、負荷などが接続されたことにより、比較検出回路が電圧低下を検知して、活性化のための信号を出力するまでには、所定の遅延時間を要する。この遅延時間は抵抗回路の抵抗で決定される動作時定数と比較検出回路の反応時間により決まる。

そして、上記従来の電圧回路では、消費電流を抑えるために、抵抗回路を非常に高い抵抗値の抵抗により構成し、この抵抗回路に流れる電流値をできるだけ小さくしている。このため、抵抗で決定される時定数が大きくなり、出力電圧の設定電位までの復帰が非常に遅れるという問題があった。

一方、出力電圧の復帰を早めるために、抵抗回路の抵抗値を下げて電圧検知回路の動作時定数を小さくして反応速度を上げることが考えられるが、昇圧回路の出力からリーク電流が増加してしまう。

また、昇圧するための容量を増大させて昇圧回路の能力を上げることにより出力電圧の復帰を早めることも可能であるが、昇圧回路の規模が大きくなり、レイアウト面積が増大することとなる。
特開２００３−１９９３２９号公報

本発明は、上記課題を解決するものであり、出力電圧をより早く所望の電圧値に昇圧して復帰させることが可能な電源回路を提供することを目的とする。

本発明の一態様に係る実施例に従った電源回路は、
電源から供給された電圧を昇圧し、出力電圧を生成する昇圧回路と、
前記出力電圧を抵抗分割により分圧し、モニタ電圧を出力する分圧回路と、
前記モニタ電圧と基準電圧とを比較し、前記基準電圧よりも前記モニタ電圧が低い場合には、前記昇圧回路の活性化を指示するための信号を出力し、前記基準電圧よりも前記モニタ電圧が高い場合には、前記昇圧回路の不活性化を指示するための信号を出力する比較回路と、
前記昇圧回路の活性化を所望のタイミングで制御するための補助信号を出力する命令補助回路と、
前記補助信号と前記比較回路の出力信号とを演算し、前記比較回路の出力信号が前記昇圧回路の活性化を指示するための信号または前記補助回路が前記昇圧回路の活性化を指示するための信号である場合には、前記昇圧回路を活性化させるイネーブル信号を出力する演算回路と、
を備えることを特徴とする。

本発明に係る電源回路によれば、命令補助回路により昇圧回路の活性化を所望のタイミングで制御することができるので、出力電圧をより早く所望の電圧値に昇圧して復帰させることができる。

以下、本発明に係る各実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係る電源回路１００の要部の構成を示す図である。また、図２は、図１の電源回路に適用される昇圧回路の一例を示す図である。図３は、図１の電源回路に適用される命令補助回路の一例を示す図である。

図１に示すように、電源回路１００は、電源（電源）から供給された電圧を昇圧し、出力電圧を生成する昇圧回路１と、この出力電圧を例えば２つの抵抗Ｒ１と抵抗Ｒ２との抵抗分割により分圧し、モニタ電圧を出力する分圧回路２と、このモニタ電圧と基準電圧Ｖｒｅｆとを比較し、昇圧回路１の活性化（昇圧動作実施）／非活性化（昇圧動作停止）を制御するための信号を出力する比較回路３と、昇圧回路１の活性化/非活性化を所望のタイミングで制御するための補助信号を出力する命令補助回路４と、この補助信号と比較回路３の出力信号とを演算し、昇圧回路１を活性化または非活性化させるイネーブル信号を出力する演算回路５と、昇圧回路１の出力と出力電圧ＶＰＰを供給すべき負荷６が接続される出力端子７との間に設けられたスイッチ回路８を備えている。

昇圧回路１は、例えば、図２に示すように、イネーブル信号とクロック信号とが入力されるＮＡＮＤ回路９と、このＮＡＮＤ回路９の出力を反転させるインバータ回路１０と、ソースとゲートとが接続されるともに直列にされたＭＯＳトランジスタ１１ないしＭＯＳトランジスタ１５と、このＭＯＳトランジスタ１１ないしＭＯＳトランジスタ１４のドレインにそれぞれ接続されたコンデンサ１６ないしコンデンサ１９と、昇圧回路１の出力となるＭＯＳトランジスタ１５のドレインに接続されたコンデンサ２０と、インバータ回路１０の出力を反転させるインバータ回路２１とを有する。

ここで、インバータ回路１０の出力が、コンデンサ１６、１８に接続されるとともに、インバータ回路２１の出力が、ＭＯＳトランジスタ１１のソース、コンデンサ１７、１９に接続されている。これにより、例えば、イネーブル信号が昇圧回路１を活性化する信号である場合（ここでは信号レベルが“Ｈｉｇｈ”すなわち論理“１”である場合）、ＮＡＮＤ回路９に所望のクロック信号が入力されることにより、ＭＯＳトランジスタ１１ないし１４がそれぞれ交互に動作し、コンデンサ１６ないし２０が順次充電され昇圧される。結果として、コンデンサ２０に充電された電圧が出力電圧ＶＰＰとして出力される。

なお、既述のように、この昇圧回路１の昇圧動作性能を向上させるにはコンデンサ１６ないしコンデンサ１９の容量を大きくすることにより達成可能であるが、レイアウト面積が大きくなってしまう。また、図２で示された昇圧回路１は例示的なものであり、本実施例に適用される昇圧回路は、電源をイネーブル信号の入力に基づいて昇圧して出力するものであればよい。

比較回路３は、基準電圧Ｖｒｅｆよりもモニタ電圧が低い場合には、昇圧回路１の活性化を指示するための信号を出力し、基準電圧Ｖｒｅｆよりもモニタ電圧が高い場合には、昇圧回路１の不活性化を指示するための信号を出力する。この基準電圧Ｖｒｅｆを調整することにより、出力電圧ＶＰＰを昇圧すべき所望の値に設定することができる。

命令補助回路４は、例えば、図３に示すように、制御信号が入力されるＮＡＮＤ回路２２ａと、奇数個のインバータ回路が直列に接続され制御信号を反転させるとともに所望の時間後にＮＡＮＤ回路２２ａに出力する遅延回路２２と、ＮＡＮＤ回路２２ａの出力を反転させて補助信号を出力するインバータ回路２３と、を有する。

この命令補助回路４は、スイッチ回路１のオン/オフを制御する制御信号の入力に基づいて補助信号を出力するが、この補助信号を制御信号の入力から所望の遅延時間の経過後反転させて出力することができる。この遅延時間は、例えば、遅延回路２２のインバータ回路の段数を増やすことにより容易に実現可能である。

なお、図３に示された命令補助回路４は、例示的なものであり、同様の動作をする回路であれば、他の論理回路を用いて構成してもよい。

演算回路５は、例えば、ＯＲ回路で構成されている。この演算回路５は、比較回路３の出力信号が昇圧回路１の活性化を指示するための信号（ここでは信号レベルが“Ｈｉｇｈ”すなわち論理“１”）または補助信号が昇圧回路１の活性化を指示するための信号（ここでは信号レベルが“Ｈｉｇｈ”すなわち論理“１”）である場合には、昇圧回路１を活性化させるイネーブル信号（ここでは信号レベルが“Ｈｉｇｈ”すなわち論理“１”）を出力する。

一方、演算回路５は、比較回路３の出力信号が昇圧回路１の非活性化を指示するための信号（ここでは信号レベルが“Ｌｏｗ”すなわち論理“０”）であるとともに補助信号が昇圧回路１の非活性化を指示するための信号（ここでは信号レベルが“Ｌｏｗ”すなわち論理“０”）である場合には、昇圧回路１を非活性化させるイネーブル信号を出力する。

負荷６には、ＮＡＮＤセル, ＮＯＲセル, ＤＩＮＯＲセル, ＡＮＤセル型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置や、電源よりも昇圧された電圧が要求される回路等が含まれる。

スイッチ回路８は、例えば、ＭＯＳトランジスタ等の電圧の供給をオン/オフすることが可能な素子、回路が選択され、既述の制御信号により、オン/オフが制御される。例えば、負荷６を導通させる、すなわちオンする制御信号（ここでは信号レベルが“Ｈｉｇｈ”）が入力されると、ＭＯＳトランジスタであるスイッチ回路８がオンして導通し、負荷６に電圧ＶＰＰが供給される。

ここで、上記のような構成を有する電源回路１００の昇圧動作について説明する。図４は、本発明の実施例１に係る電源回路１００の昇圧動作を制御する各信号のタイミング波形を示す図である。

図４に示すように、制御信号が“Ｌｏｗ”レベルすなわちスイッチ回路８がオフされ負荷６に電圧が供給されていない初期状態では、出力電圧は所望の電圧値ＶＰＰに維持されており、また、他の信号も“Ｌｏｗ”レベルである。

先ず、時間ｔ１で、制御信号が“Ｌｏｗ”から“Ｈｉｇｈ”に変化し、スイッチ回路８がオンして負荷６に電圧が供給される。これにより、負荷６と昇圧回路１との容量比により決定される電位まで出力電圧は低下する。そして、分圧回路２は、モニタ電圧を徐々に下げていくが、消費電力を抑えるための高抵抗の抵抗R1、R2の動作時定数大きく、また比較回路３の反応時間があるため、出力電圧VPPが低下してから信号が反応するまでには遅延時間を生じる。

一方、制御信号が“Ｌｏｗ”から“Ｈｉｇｈ”に変化したタイミング、すなわちスイッチ回路６がオンしたときに、命令補助回路４は、昇圧回路１の活性化を指示するための補助信号（“Ｈｉｇｈ”）を出力する。この出力に基づいて演算回路５は昇圧回路１を活性化させるイネーブル信号（“Ｈｉｇｈ”）を出力する。このイネーブル信号を受けて昇圧回路１が活性化され、昇圧動作を開始する。これにより、従来と比較して出力電圧VPPの低下を抑え出力電圧VPPの復帰を早めることができる。

なお、スイッチ回路８がオンされたときから比較回路３が昇圧回路１の活性化を指示するための信号（“Ｈｉｇｈ”）を出力するまでの間に、命令補助回路４が昇圧回路１の活性化を指示するための補助信号（“Ｈｉｇｈ”）を出力するようにすれば、従来と比較して出力電圧VPPの低下を抑え出力電圧VPPの復帰を早めることができる。

次に、時間ｔ２で、分圧回路２の動作時定数や比較回路３の反応時間等による既述の遅延時間の後、比較回路３が昇圧回路１の活性化を指示するための信号（“Ｈｉｇｈ”）を出力する。

次に、時間ｔ１から所望の時間が経過した後（時間ｔ３）、すなわち、比較回路３が昇圧回路１の活性化を指示するための信号（“Ｈｉｇｈ”）を出力した後に、命令補助回路４は昇圧回路１の非活性化を指示するための補助信号（“Ｌｏｗ”）を出力する。これにより、演算回路５は、昇圧回路１を活性化させるイネーブル信号（“Ｈｉｇｈ”）の出力を維持する。結果として、昇圧回路１は昇圧動作を維持する。また、命令補助回路４は、比較回路３が昇圧回路１の非活性化を指示する信号（“Ｌｏｗ”）を出力する前に、昇圧回路１の非活性化を指示するためのこの補助信号（“Ｌｏｗ”）を出力する。

次に、時間ｔ４で、比較回路３は、出力電圧ＶＰＰの上昇により分圧回路２の出力するモニタ電圧が上昇し基準電圧Ｖｒｅｆよりも高くなったのを検知して昇圧回路１の非活性化を指示する信号（“Ｌｏｗ”）を出力する。これにより、演算回路５は、昇圧回路１を非活性化させるイネーブル信号（“Ｌｏｗ”）を出力する。昇圧回路１は、このイネーブル信号を受けて非活性化され昇圧動作を停止する。ここで、命令補助回路４はすでに非活性化するための信号（“Ｌｏｗ”）を出力しており、演算回路５のイネーブル信号は、比較回路３の出力信号の“Ｈｉｇｈ”から“Ｌｏｗ”への変化に連動し、昇圧回路１の不要な昇圧動作は防止される。

以上のように、本実施例に係る電源回路によれば、動作時定数を小さくするため分圧回路の抵抗値を低くすることなく、さらに、昇圧回路の昇圧性能を向上させるために容量の増加をすることなく、命令補助回路により昇圧回路の活性化を所望のタイミングで制御することができる。これにより、リーク電流の増加およびレイアウト面積の増大を抑制しつつ、昇圧回路を所望のタイミングで昇圧動作させ、出力電圧を早期に復帰させることができる。

実施例１では、電源回路が出力電圧ＶＰＰを抵抗分割により分圧し、モニタ電圧を出力する分圧回路を有する構成について述べたが、本実施例では、この分圧回路の抵抗が可変抵抗により抵抗分割し、分圧比が変化する構成について述べる。

図５は、本発明の一態様である実施例２に係る電源回路２００の要部構成を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。

図５に示すように、電源回路２００の分圧回路２４は、昇圧回路１の出力に接続された抵抗Ｒ１と、この抵抗Ｒ１と接地電位との間に並列に接続された抵抗Ｒ２１、Ｒ２２と、この抵抗Ｒ２１、Ｒ２２にそれぞれ直列に接続されたスイッチ回路２５、２６とを有している。このように、分圧回路２４は、出力電圧を分圧する可変抵抗により構成されている。モニタ電圧は抵抗Ｒ１と抵抗Ｒ２１、Ｒ２２との接続点から出力される。

抵抗Ｒ２１、Ｒ２２は、それぞれ異なる抵抗値を有している。例えば、昇圧動作すべき出力電圧ＶＰＰの電圧値等の仕様に基づいて、分圧比を所望の値に調整するために、スイッチ回路２５、２６のオン/オフを切り替えられる。このとき、既述の図４で示される比較回路３の昇圧回路１の活性化を指示するための信号“Ｈｉｇｈ”、および非活性化を指示するための信号“Ｌｏｗ”が出力されるタイミングが変更されることとなる。

ここで、命令補助回路４の昇圧回路１の非活性化を指示するための補助信号（“Ｌｏｗ”）を出力するタイミングを適切に変更することにより、昇圧回路１の所望の昇圧動作を実施例１と同様に実施することができる。この昇圧回路１の非活性化を指示するための補助信号（“Ｌｏｗ”）を出力するタイミングは、例えば、既述の図３で示される遅延回路２２のインバータ回路の数を変更することより調整することができる。

以上のように、本実施例に係る電源回路によれば、分圧回路が可変抵抗で構成され、分圧比が変更される場合であっても、実施例１と同様に、昇圧回路を所望のタイミングで昇圧動作させ、出力電圧を早期に復帰させることができる。

実施例１では、例えば、出力端子に１種類の負荷が接続される構成について述べたが、本実施例においては、複数の出力端子にそれぞれ接続された複数の負荷に、出力電圧を切り替えて供給する構成について述べる。

図６は、本発明の一態様である実施例３に係る電源回路３００の要部構成を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。

図６に示すように、電源回路３００は、昇圧回路１の出力と負荷６と異なる容量を有する負荷３６が接続される出力端子３７との間に設けられたスイッチ回路３８を、さらに備えている。

スイッチ回路８のオン/オフは制御信号Ｓ１により制御され、また、スイッチ回路３８のオン/オフは制御信号Ｓ２により制御される。これにより、負荷６、３６に、出力電圧を切り替えて供給することができる。

出力電圧が切り替えて負荷６、３６に供給される場合、上述のように、負荷６と負荷３６との容量が異なるため、出力電圧が低下し昇圧回路１の昇圧動作により出力電圧ＶＰＰが復帰までの時間も異なることとなる。すなわち、既述の図４で示される比較回路３の昇圧回路１の活性化を指示するための信号“Ｈｉｇｈ”、および非活性化を指示するための信号“Ｌｏｗ”が出力されるタイミングが変更されることとなる。

以上のように、本実施例に係る電源回路によれば、複数の出力端子にそれぞれ接続された複数の負荷に、出力電圧を切り替えて供給する場合であっても、実施例１と同様に、昇圧回路を所望のタイミングで昇圧動作させ、出力電圧を早期に復帰させることができる。

なお、以上各実施例において、上記命令補助回路が、スイッチ回路を制御する制御信号に基づいて補助信号を生成し出力する場合について説明したが、例えば、他の回路構成や外部装置等から出力される他の制御信号に基づいて補助信号を生成して出力し、または、入力された他の制御信号をそのまま補助信号として出力するようにしてもよい。

また、以上各実施例においては、スイッチ回路がオンしてから昇圧回路が活性化され、昇圧動作を開始させる場合について説明したが、該スイッチ回路がオンする前に予め出力電圧を昇圧させすぎない範囲で昇圧回路を活性化させてもよく、これにより、出力電圧をより早く復帰させることができる。

本発明の一態様である実施例１に係る電源回路の要部構成を示す図である。図１の電源回路に適用される昇圧回路の一例を示す図である。図１の電源回路に適用される命令補助回路の一例を示す図である。本発明の実施例１に係る電源回路の昇圧動作を制御する各信号のタイミング波形を示す図である。本発明の一態様である実施例２に係る電源回路の要部構成を示す図である。本発明の一態様である実施例３に係る電源回路の要部構成を示す図である。

符号の説明

１昇圧回路
２分圧回路
３比較回路
４命令補助回路
５演算回路
６負荷
７出力端子
８スイッチ回路
９ＮＡＮＤ回路
１０インバータ回路
１１、１２、１３、１４、１５ＭＯＳトランジスタ
１６、１７、１８、１９、２０コンデンサ
２１インバータ回路
２２遅延回路
２２ａＮＡＮＤ回路
２３インバータ回路
２４分圧回路
２５、２６スイッチ回路
２２分圧回路
３６負荷
３７出力端子
３８スイッチ回路
１００、２００、３００電源回路

Claims

電源から供給された電圧を昇圧し、出力電圧を生成する昇圧回路と、
前記出力電圧を抵抗分割により分圧し、モニタ電圧を出力する分圧回路と、
前記モニタ電圧と基準電圧とを比較し、前記基準電圧よりも前記モニタ電圧が低い場合には、前記昇圧回路の活性化を指示するための信号を出力し、前記基準電圧よりも前記モニタ電圧が高い場合には、前記昇圧回路の不活性化を指示するための信号を出力する比較回路と、
前記昇圧回路の活性化を所望のタイミングで制御するための補助信号を出力する命令補助回路と、
前記補助信号と前記比較回路の出力信号とを演算し、前記比較回路の出力信号が前記昇圧回路の活性化を指示するための信号または前記補助回路が前記昇圧回路の活性化を指示するための信号である場合には、前記昇圧回路を活性化させるイネーブル信号を出力する演算回路と、
を備えることを特徴とする電源回路。
前記昇圧回路の出力と前記出力電圧を供給すべき負荷が接続される出力端子との間に設けられたスイッチ回路をさらに備え、
前記スイッチ回路がオンされたときから前記比較回路が前記昇圧回路の活性化を指示するための信号を出力するまでの間に、前記命令補助信号が前記昇圧回路の活性化を指示するための補助信号を出力することを特徴とする請求項１に記載の電源回路。
前記命令補助回路は、前記スイッチ回路がオンしたときに、前記昇圧回路の活性化を指示するための補助信号を出力することを特徴とする請求項２に記載の電源回路。
前記命令補助回路は、前記比較回路が前記昇圧回路の活性化を指示する信号を出力した後に、前記昇圧回路の非活性化を指示するための補助信号を出力する
ことを特徴とする請求項２または３に記載の電源回路。
前記演算回路は、前記比較回路の出力信号が前記昇圧回路の非活性化を指示するための信号であるとともに前記補助信号が前記昇圧回路の非活性化を指示するための信号である場合には、前記昇圧回路を非活性化させるイネーブル信号を出力し、
前記比較回路が前記昇圧回路の非活性化を指示する信号を出力する前に、前記命令補助回路は前記昇圧回路の非活性化を指示するための補助信号を出力する
ことを特徴とする請求項１ないし４の何れかに記載の電源回路。