JPH09288897A - 電圧供給回路 - Google Patents

電圧供給回路

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JPH09288897A
JPH09288897A JP9890896A JP9890896A JPH09288897A JP H09288897 A JPH09288897 A JP H09288897A JP 9890896 A JP9890896 A JP 9890896A JP 9890896 A JP9890896 A JP 9890896A JP H09288897 A JPH09288897 A JP H09288897A
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voltage
signal
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Hideki Arakawa
秀貴 荒川
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Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】 【課題】 待機時の消費電力を低減でき、待機状態から
動作状態への復帰時間を短縮できる電圧供給回路を実現
する。 【解決手段】 動作信号発生回路６０を設け、ポンプイ
ネーブル信号ＰＥＮＢを発生して発振回路１０ａ、比較
回路４０および基準電圧発生回路５０の動作を制御し、
通常動作時に、動作信号発生回路６０はアクティブなポ
ンプイネーブル信号ＰＥＮＢを発生し、電圧供給回路１
００ａを動作させ、基準電圧発生回路５０により発生さ
れた参照電圧Ｖref に応じた電圧ＶOUT を発生し、待機
時に、ＣＰＵからの内部クロック信号ＣＬＫ0 に応じ
て、クロック信号ＣＬＫ0 の立ち上がりエッジから時間
ＴD の間にアクティブなポンプイネーブル信号ＰＥＮＢ
を発生し、電圧供給回路１００ａを間欠的に動作させて
電圧ＶOUT を供給するで、待機時の消費電力を低減で
き、動作状態への復帰時間を短縮できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、たとえば、半導体
装置に昇圧電圧を供給する電圧供給回路に関するもので
ある。
【０００２】
【従来の技術】単一電源電圧のフラッシュメモリの低電
圧化動作は、通常オンチップの昇圧回路により電源電圧
から所要の高電圧に昇圧した電圧を供給することによっ
て実現される。たとえば、電源電圧ＶCCが３Ｖ以下の低
電圧で動作するフラッシュメモリにおいては、書き込み
および読み出し時アクセス速度を保持するためワード線
に高電圧、たとえば、４〜５Ｖの電圧を印加することが
必要である。
【０００３】高電圧を得るためには、一般的に、ブート
ストラップ回路あるいは昇圧回路を用いる方法がある。
ブートストラップ回路は一つ大きな容量素子を用いて、
ＡＴＤ（アドレス遷移検出）パルスなどに同期させて電
圧を上昇させる。このようなブートストラップ回路を用
いる方法では、電源電圧ＶCCの５０〜６０％しか昇圧で
きないため、３Ｖ以下の電源電圧ＶCCでは不適当であ
る。
【０００４】昇圧回路、たとえば、チャージポンプ式の
昇圧回路はクロック信号に応じて、容量素子からなるチ
ャージポンプを相互にチャージすることにより電源電圧
以上の昇圧電圧が得られる。
【０００５】図９は一般に使用されている昇圧回路を備
えた電圧供給回路の構成を示す回路図である。図９はに
おいて、１０は発振回路、２０はバッファ、３０は昇圧
回路、４０は比較回路、５０は基準電圧発生回路、
ＲL1，ＲL2は抵抗素子、ＮＤ0 はノード、ＴOUT は出力
端子をそれぞれ示している。
【０００６】図示のように、発振回路１０によりクロッ
ク信号ＣＬＫが発生され、バッファ２０により増幅した
後、昇圧回路３０に入力される。昇圧回路３０によりバ
ッファ２０から入力されたクロック信号ＣＬＫを用い
て、高電圧ＶOUT が発生され、出力端子ＴOUT に出力さ
れる。また、出力端子ＴOUT に出力された高電圧ＶOUT
が抵抗素子ＲL1，ＲL2により分圧され、ノードＮＤ0 に
高電圧ＶOUT に応じた分圧電圧ＶT が発生され、比較回
路４０に入力される。
【０００７】比較回路４０は、たとえば、差動増幅回路
により構成され、差動増幅回路の一方の入力端子Ｔ
1 に、ノードＮＤ0 の電圧ＶT が印加され、他方の入力
端子Ｔ2に基準電圧発生回路５０により発生された基準
電圧Ｖref が印加される。比較回路４０によりノードＮ
Ｄ0 の分圧電圧ＶT と基準電圧Ｖref とが比較され、た
とえば、電圧ＶT が基準電圧Ｖref より低いとき、発振
回路１０を動作させ、電圧ＶT が基準電圧Ｖref より高
いとき、発振回路１０を停止させるための発振制御信号
ＯＳＳが発生され、発振回路１０に入力される。
【０００８】たとえば、出力端子ＴOUT の電圧ＶOUT が
低下する場合、これに応じてノードＮＤ0 の分圧電圧Ｖ
T のレベルも低下し、電圧ＶT が基準電圧発生回路５０
により設定された基準電圧Ｖref より低くなると、比較
回路４０によりアクティブ状態の発振制御信号ＯＳＳが
発振回路１０に出力され、これに応じて、たとえば、発
振回路１０により発生されたクロック信号ＣＬＫの周波
数が上昇し、昇圧回路３０の出力電圧ＶOUT のレベルが
上げられる。一方、出力端子ＴOUT の電圧ＶOUT が上昇
する場合、これに応じてノードＮＤ 0 の分圧電圧ＶT の
レベルも上昇し、電圧ＶT が基準電圧発生回路５０によ
り設定された基準電圧Ｖref より高くなると、比較回路
４０により非アクティブ状態の発振制御信号ＯＳＳが発
振回路１０に出力され、これに応じて、たとえば、発振
回路１０により発生されたクロック信号ＣＬＫの周波数
が低下し、昇圧回路３０の出力電圧ＶOUT のレベルが下
げられる。
【０００９】このように、昇圧回路３０の出力電圧Ｖ
OUT を発振回路１０側に帰還させ、これに応じて発振回
路１０のクロック信号ＣＬＫの周波数を制御することに
より、昇圧回路３０により発生された昇圧電圧ＶOUT が
一定のレベルに保持される。また、このようなチャージ
ポンプ式の昇圧回路を用いることにより、電源電圧ＶCC
が、たとえば、３Ｖ以下の低電圧の場合でも有効に高電
圧の発生ができる。
【００１０】
【発明が解決しようとする課題】ところで、上述した電
圧供給回路では待機時にも電流が消費するという問題が
ある。たとえば、図９に示す電圧供給回路においては、
待機時に比較回路４０、基準電圧発生回路５０などによ
り電力が消費される。待機時にはトランジスタや拡散層
のリーク電流を補償するだけでよいので、小さな昇圧回
路のみ動作させればよく、最大数百マイクロアンペア
（μＡ）の電流が消費されるだけであるが、この程度の
電流消費でも問題とする用途がある。
【００１１】たとえば、電池を電源にする携帯型の電子
機器では、低電圧低周波数で動作させる時計機能を有す
るマイコン（マイクロコンピュータ）などの場合は、待
機時に消費電力を可能な限り低減したい。また、フラッ
シュメモリにおいては、低消費電力を達成するためディ
ープパワーダウン（Deep Power Down ）モードを設けて
回路のすべての動作を停止させるが、回路の動作復帰に
は時間がかかり、低周波動作にも対応が困難である。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、待機時の消費電力を低減でき、
待機状態から動作状態への復帰時間を短縮できる電圧供
給回路を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、クロック信号を発生する発振回路と、上
記発振回路からのクロック信号に応じて、電源電圧と異
なるレベルの電圧を発生し、昇圧対象に供給する昇圧回
路と、上記昇圧回路の出力電圧を基準電圧と比較して、
比較結果に応じて上記発振回路の動作／停止状態の切り
換え信号を出力する電圧制御手段と、動作時に上記電圧
制御手段を動作状態に保持し、待機時に上記発振回路お
よび上記電圧制御手段のうち少なくとも上記電圧制御手
段を停止させる動作制御信号を出力する動作制御手段と
を有する。
【００１４】また、本発明では、クロック信号を発生す
る発振回路と、上記発振回路からのクロック信号に応じ
て、電源電圧と異なるレベルの電圧を発生し、昇圧対象
に供給する昇圧回路と、上記昇圧回路の出力電圧を基準
電圧と比較して、比較結果に応じて上記発振回路の動作
／停止状態の切り換え信号を出力する電圧制御手段と、
動作時に上記電圧制御手段を動作状態に保持し、待機時
に上記発振回路および上記電圧制御手段のうち少なくと
も上記電圧制御手段を所定の時間間隔毎に動作させる動
作制御信号を出力する動作制御手段とを有する。
【００１５】また、本発明では、クロック信号を発生す
る発振回路と、上記発振回路からのクロック信号に応じ
て、電源電圧と異なるレベルの電圧を発生し、アドレス
信号に応じてアクセスを行うメモリ装置に供給する昇圧
回路と、上記昇圧回路の出力電圧を基準電圧と比較し
て、比較結果に応じて上記発振回路の動作／停止状態の
切り換え信号を出力する電圧制御手段と、上記アドレス
信号が変化したとき上記電圧制御手段を動作状態に保持
し、所定の時間内に上記アドレス信号が変化しない場
合、上記発振回路および上記電圧制御手段のうち少なく
とも上記電圧制御手段を停止させる動作制御手段とを有
する。
【００１６】さらに、本発明では、クロック信号を発生
する発振回路と、上記発振回路からのクロック信号に応
じて、電源電圧と異なるレベルの電圧を発生し、アドレ
ス信号に応じてアクセスを行うメモリ装置に供給する昇
圧回路と、上記昇圧回路の出力電圧を基準電圧と比較し
て、比較結果に応じて上記発振回路の動作／停止状態の
切り換え信号を出力する電圧制御手段と、上記アドレス
信号が変化したとき上記電圧制御手段を動作状態に保持
し、所定の時間内に上記アドレス信号が変化しない場
合、上記発振回路および上記電圧制御手段のうち少なく
とも上記電圧制御手段を所定の時間間隔毎に動作させる
動作制御手段とを有する。
【００１７】本発明によれば、クロック信号に応じて電
源電圧と異なるレベルの電圧を発生し、昇圧対象に供給
する電圧供給回路においては、通常動作時に発振回路が
動作状態に保持され、電圧の供給が行われ、待機時に少
なくとも出力電圧のレベルを制御する電圧制御手段の動
作が停止される。また、本発明によれば、通常動作時に
発振回路が動作状態に保持され、電圧の供給が行われ、
待機時に少なくとも電圧制御手段が所定の時間間隔毎に
動作状態に保持される。この結果、待機時における電圧
供給回路の消費電力を低減できる。
【００１８】さらに、本発明によれば、クロック信号に
応じて電源電圧と異なるレベルの電圧を発生し、たとえ
ば、メモリ装置に供給する電圧供給回路においては、ア
ドレス信号の変化に応じて電圧供給回路の動作が制御さ
れる。たとえば、アドレス信号が変化したとき発振回路
が動作状態に保持され、アドレス信号が変化していない
とき、少なくとも電圧制御手段が停止状態に設定され
る。また、本発明によれば、アドレス信号が変化したと
き発振回路が動作状態に保持され、アドレス信号が所定
の時間内に変化しないとき、少なくとも電圧制御手段が
所定の時間間隔毎に動作状態に設定される。この結果、
アドレスが変化しないとき、動作制御手段により発振回
路が所定の時間間隔毎に動作状態に保持されて電圧の供
給が行われるので、たとえば、リーク電流などによる消
費電力が補充され、待機状態から動作状態への復帰時間
を短縮できる。
【００１９】
【発明の実施の形態】第１実施形態 図１は、本発明に係る電圧供給回路の第１の実施形態を
示す回路図であり、電圧供給回路１００ａの回路図であ
る。図１において、１０ａは発振回路、２０はバッフ
ァ、３０は昇圧回路、４０は比較回路、５０は基準電圧
発生回路、６０は動作信号発生回路、ＲL1，ＲL2は抵抗
素子、ＮＤ0 はノード、ＴOUT は出力端子をそれぞれ示
している。
【００２０】発振回路１０ａはＮＡＮＤゲートＮＧ
Ｔ1 、インバータＩＮＶ1 ，ＩＮＶ2 、抵抗素子Ｒ1 ，
Ｒ2 、キャパシタＣ1 ，Ｃ2 によって構成されている。
ＮＡＮＤゲートＮＧＴ1 は３入力端子を有するＮＡＮＤ
ゲートであり、三つの入力端子の内、一つが発振回路１
０ａの出力端子に接続され、発振ループを形成し、他の
二つの入力端子がそれぞれ動作信号発生回路６０、比較
回路４０の出力端子に接続され、動作信号発生回路６０
からポンプイネーブル信号ＰＥＮＢ、比較回路４０から
発振制御信号ＯＳＳを受け、発振回路１０ａの動作／停
止状態を制御する。
【００２１】たとえば、ポンプイネーブル信号ＰＥＮＢ
と発振制御信号ＯＳＳがともにアクティブ状態、すなわ
ちハイレベル状態に設定されているとき、発振回路１０
ａが動作状態に設定され、直列に接続された抵抗素子Ｒ
1 、インバータＩＮＶ1 、抵抗素子Ｒ2 、インバータＩ
ＮＶ2 およびＮＡＮＤゲートＮＧＴ1 により、発振ルー
プが形成され、発振回路１０ａの出力端子にクロック信
号ＣＬＫが出力される。
【００２２】ポンプイネーブル信号ＰＥＮＢ、発振制御
信号ＯＳＳの何れか一つまたは両方とも非アクティブ状
態、すなわち、ローレベル状態に設定されたとき、発振
回路１０ａが停止状態に設定され、クロック信号ＣＬＫ
が出力されない。
【００２３】バッファ２０は発振回路１０ａからのクロ
ック信号ＣＬＫを増幅し、昇圧回路３０に供給する。昇
圧回路３０はバッファ２０から入力されたクロック信号
ＣＬＫに応じて、チャージポンピング動作を行い、昇圧
電圧ＶOUT を出力端子ＴOUT に出力する。
【００２４】出力端子ＴOUT が抵抗素子ＲL1，ＲL2およ
びｎＭＯＳトランジスタＮＴ5 を介して接地線２に接続
されている。抵抗素子ＲL1，ＲL2の接続点によりノード
ＮＤ 0 が構成され、ｎＭＯＳトランジスタＮＴ5 のゲー
ト電極が動作信号発生回路６０の出力端子に接続され、
ポンプイネーブル信号ＰＥＮＢが入力される。このた
め、ポンプイネーブル信号ＰＥＮＢがアクティブ状態
（ハイレベル）に設定されているとき、ｎＭＯＳトラン
ジスタＮＴ5 が導通状態にあり、ポンプイネーブル信号
ＰＥＮＢが非アクティブ状態（ローレベル）に設定され
ているとき、ｎＭＯＳトランジスタＮＴ5 が非導通状態
にある。
【００２５】比較回路４０はｐＭＯＳトランジスタＰＴ
3 ，ＰＴ4 、ｎＭＯＳトランジスタＮＴ2 ，ＮＴ3 によ
り構成された差動増幅回路によって構成されている。ま
た、差動増幅回路と電源電圧ＶCCの供給線１との間にゲ
ート電極がインバータＩＮＶ 4 の出力端子に接続された
ｐＭＯＳトランジスタＰＴ2 が接続され、差動増幅回路
と接地線２との間に、ゲート電極が差動増幅回路の出力
端子Ｔ01に接続されたｎＭＯＳトランジスタＮＴ4 が接
続されている。
【００２６】差動増幅回路の一方の入力端子Ｔ1 がノー
ドＮＤ0 に接続され、ノードＮＤ0の電圧ＶT が印加さ
れ、他方の入力端子Ｔ2 が基準電圧発生回路５０の出力
端子に接続され、基準電圧発生回路５０により発生され
た基準電圧Ｖref が印加されている。このため、ｐＭＯ
ＳトランジスタＰＴ2 、ｎＭＯＳトランジスタＮＴ4 が
導通状態にあるとき、差動増幅回路により構成された比
較回路４０が動作し、入力端子Ｔ1 に印加されたノード
ＮＤ0 の電圧ＶT と入力端子Ｔ2 に印加された基準電圧
Ｖref とが比較され、ノードＮＤ0 の電圧ＶT が基準電
圧Ｖref より高いとき、差動増幅回路の出力端子Ｔ01が
ローレベル、たとえば、接地電位に設定され、ノードＮ
Ｄ0 の電圧ＶT が基準電圧Ｖref より低いとき、差動増
幅回路の出力端子Ｔ01がハイレベル、たとえば、電源電
圧ＶCCのレベルに設定される。出力端子Ｔ01の出力信号
が発振制御信号ＯＳＳとして発振回路１０ａに入力され
る。
【００２７】基準電圧発生回路５０は電源電圧ＶCCの供
給線１と接地線２との間に直列接続されたｐＭＯＳトラ
ンジスタＰＴ1 、抵抗素子Ｒ3 、ダイオードＤ1 ，Ｄ2
によって構成されている。ｐＭＯＳトランジスタＰＴ1
のゲート電極がインバータＩＮＶ4 の出力端子に接続さ
れ、抵抗素子Ｒ3 とダイオードＤ1 との接続点が比較回
路４０の入力端子Ｔ2 に接続されている。ｐＭＯＳトラ
ンジスタＰＴ1 が導通状態にあるとき、基準電圧発生回
路５０が動作し、基準電圧Ｖref が発生され、比較回路
４０の入力端子Ｔ2 に入力される。ここで、ダイオード
Ｄ1 ，Ｄ2 の順方向バイアス時の導通電圧をともにＶTH
とすると、基準電圧発生回路５０が動作時に基準電圧
（Ｖref ＝２ＶTH）が設定される。
【００２８】比較回路４０の出力端子Ｔ01がｎＭＯＳト
ランジスタＮＴ1 を介して接地されている。ｎＭＯＳト
ランジスタＮＴ1 のドレイン拡散層が比較回路４０の出
力端子Ｔ01に接続され、ゲート電極がインバータＩＮＶ
4 の出力端子に接続され、ソース拡散層が接地されてい
る。インバータＩＮＶ4 の入力端子が動作信号発生回路
６０の出力端子に接続され、ポンプイネーブル信号ＰＥ
ＮＢが入力される。このため、インバータＩＮＶ4の出
力端子にポンプイネーブル信号ＰＥＮＢの反転信号が得
られる。すなわち、ポンプイネーブル信号ＰＥＮＢがア
クティブ状態のとき、インバータＩＮＶ4 の出力端子に
ローレベルの信号が出力され、これによって、比較回路
４０、基準電圧発生回路５０がともに動作状態に設定さ
れ、ｎＭＯＳトランジスタＮＴ1 が非導通状態に設定さ
れる。一方、ポンプイネーブル信号ＰＥＮＢが非アクテ
ィブ状態のとき、インバータＩＮＶ4 の出力端子にハイ
レベルの信号が出力され、これによって、比較回路４
０、基準電圧発生回路５０がともに停止状態に設定さ
れ、ｎＭＯＳトランジスタＮＴ1 が導通状態に設定され
る。この場合、比較回路４０の出力端子Ｔ01が導通状態
にあるｎＭＯＳトランジスタＮＴ1 を介して接地され、
発振制御信号ＯＳＳがローレベル、すなわち、非アクテ
ィブ状態に設定される。
【００２９】動作信号発生回路６０はＡＮＤゲートＡＧ
Ｔ1 、遅延回路ＤＬＹ1 、インバータＩＮＶ3 、ＮＡＮ
ＤゲートＮＧＴ2 ，ＮＧＴ3 によって構成されている。
ＡＮＤゲートＡＧＴ1 の二つの入力端子に、図示しない
マイコンからの内部クロック信号ＣＬＫ0 ，制御信号Ｓ
ＭＤが入力され、ＡＮＤゲートＡＧＴ1 の出力端子が遅
延回路ＤＬＹ1 ，インバータＩＮＶ3 を介してＮＡＮＤ
ゲートＮＧＴ2の一方の入力端子に接続され、またＡＮ
ＤゲートＡＧＴ1 の出力端子が直接ＮＡＮＤゲートＮＧ
Ｔ2 の他方の入力端子に接続されている。ＮＡＮＤゲー
トＮＧＴ2 の出力端子がＮＡＮＤゲートＮＧＴ3 の一方
の入力端子に接続され、ＮＡＮＤゲートＮＧＴ3 の他方
の入力端子にマイコンからの制御信号ＳＭＤが入力され
ている。
【００３０】以下、上述した電圧供給回路の構成に関連
づけて、図２に示す１チップマイコンの構成図および図
３に示す信号の波形図を参照しながら、本実施形態にお
ける電圧供給回路の動作について説明する。
【００３１】図２は、たとえば、フラッシュメモリを備
えた１チップマイコンの構成を示す概念図である。図２
に示すように、１チップのマイコンがインターフェース
部１１０、ＣＰＵ１２０、フラッシュメモリ１３０、ラ
ンダムアクセスメモリ（ＲＡＭ）１４０、アナログ／デ
ィジタルコンバータ（ＡＤＣ）などを含む周辺回路１５
０により構成されている。なお、フラッシュメモリ１３
０には図１に示す電圧供給回路１００ａが備えている。
【００３２】ＣＰＵ１２０はインターフェース部１１０
を介して、外部とデータの入出力が行われる。また、Ｃ
ＰＵ１２０はアドレスバスＡＤＲＢＵＳを介して、フラ
ッシュメモリ１３０にアドレスデータを出力し、メモリ
を選択する。さらにＣＰＵ１２０はデータバスＤＡＴＢ
ＵＳを介して、フラッシュメモリ１３０からのデータの
読み出しまたはフラッシュメモリ１３０へのデータの書
き込みを行う。
【００３３】なお、書き込みまたは読み出しなどのアク
セス動作がＣＰＵ１２０からの制御信号、たとえば、内
部クロック信号ＣＬＫ0 ，制御信号ＳＭＤなどにより制
御されている。これらの制御信号により、電圧供給回路
１００ａの動作が制御され、安定した高電圧が発生さ
れ、フラッシュメモリ１３０に供給される。
【００３４】また、図示していないが、ＣＰＵ１２０と
ＲＡＭ１４０との間に、アドレスバスＡＤＲＢＵＳおよ
びデータバスＤＡＴＡＢＵＳが接続され、ＣＰＵ１２０
からの制御信号で、アクセス動作を行う。さらに、ＣＰ
Ｕ１２０は、周辺回路１５０の動作を制御信号を通して
制御する。
【００３５】図３はＣＰＵ１２０からフラッシュメモリ
１３０に出力された内部クロック信号ＣＬＫ0 、制御信
号ＳＭＤおよびこれらの制御信号により制御された電圧
供給回路の動作時の出力信号の波形を示す波形図であ
る。図３において、（ａ）はクロック信号ＣＬＫ0 の波
形、（ｂ）は制御信号ＳＭＤの波形、（ｃ）は動作信号
発生回路６０により発生されたポンプイネーブル信号Ｐ
ＥＮＢの波形をそれぞれ示している。
【００３６】クロック信号ＣＬＫ0 はフラッシュメモリ
１３０をアクセスするためのマイコン内部クロック信号
である。クロック信号ＣＬＫ0 は周波数可変なクロック
信号であり、通常動作時のクロック周波数は、たとえ
ば、２０ＭＨｚであり、待機時のクロック周波数は、た
とえば、３２ｋＨｚである。制御信号ＳＭＤはＣＰＵ１
２０の動作状態を示す信号である。通常動作時に、制御
信号ＳＭＤはローレベルに設定され、待機時にはハイレ
ベルに設定されている。すなわち、クロック信号ＣＬＫ
0 の周波数が２０ＭＨｚのとき制御信号ＳＭＤがハイレ
ベル、クロック信号ＣＬＫ0 の周波数が３２ｋＨｚのと
きハイレベルに設定されている。
【００３７】通常動作には制御信号ＳＭＤが非アクティ
ブ状態のローレベルに設定されているため、図１に示す
動作信号発生回路６０において、ＮＡＮＤゲートＮＧＴ
3 の一方の入力端子にローレベルの制御信号ＳＭＤが入
力され、ＡＮＤゲートＡＧＴ 3 の出力信号がハイレベル
に設定されている。すなわち、ポンプイネーブル信号Ｐ
ＥＮＢがアクティブ状態のハイレベルに保持されてい
る。
【００３８】ポンプイネーブル信号ＰＥＮＢがアクティ
ブ状態のとき、比較回路４０および基準電圧発生回路５
０が動作状態に設定され、昇圧回路３０の出力端子Ｔ
OUT の電圧ＶOUT が抵抗素子ＲL1，ＲL2により分圧さ
れ、ノードＮＤ0 の電圧ＶT が次式により求まる。
【００３９】
【数１】 ＶT ＝ＶOUT ・ｒL2／（ｒL1＋ｒL2） …（１） ここで、ｒL1，ｒL2は抵抗素子ＲL1，ＲL2の抵抗値であ
る。
【００４０】ノードＮＤ0 の電圧ＶT が基準電圧発生回
路５０により設定された基準電圧Ｖ ref より高いとき、
比較回路４０により、ローレベルの発振制御信号ＯＳＳ
が出力され、発振回路１０ａに入力される。発振回路１
０ａにおいて、ＮＡＮＤゲートＮＧＴ1 にローレベルの
発振制御信号ＯＳＳが入力されたとき、発振動作が停止
し、クロック信号ＣＬＫが出力されない。これにより、
昇圧回路３０の昇圧動作が停止し、昇圧回路３０の出力
電圧ＶOUT が低下する。
【００４１】一方、ノードＮＤ0 の電圧ＶT が基準電圧
発生回路５０により設定された基準電圧Ｖref より低い
とき、比較回路４０により、ハイレベルの発振制御信号
ＯＳＳが出力され、発振回路１０ａに入力される。発振
回路１０ａにおいて、ＮＡＮＤゲートＮＧＴ1 にハイレ
ベルの発振制御信号ＯＳＳが入力されたとき、発振動作
が行われ、クロック信号ＣＬＫが出力され、バッファ２
０を介して昇圧回路３０に入力される。昇圧回路３０に
おいて、クロック信号ＣＬＫに応じて昇圧動作が行わ
れ、昇圧回路３０の出力電圧ＶOUT が上昇する。
【００４２】このように、通常動作時に、ＣＰＵ１２０
からローレベルの制御信号ＳＭＤを受け、電圧供給回路
１００ａにおいては、動作信号発生回路６０により、ア
クティブなポンプイネーブル信号ＰＥＮＢが出力され、
これに応じて、比較回路４０および基準電圧発生回路５
０が動作状態に設定され、昇圧回路３０の出力電圧Ｖ
OUT が基準電圧発生回路５０により設定された基準電圧
Ｖref に応じた電圧レベルに設定される。たとえば、前
述したように、基準電圧発生回路５０を構成するダイオ
ードＤ1 ，Ｄ2 の順方向バイアス時の導通電圧をともに
ＶTHとすると、基準電圧発生回路５０により基準電圧Ｖ
ref が（Ｖref ＝２ＶTH）に設定される。比較回路４０
により、ノードＮＤ0 の電圧ＶT が基準電圧Ｖref と略
同じレベルになるように発振制御信号ＯＳＳが発生さ
れ、すなわち、（ＶT ＝Ｖref ＝２Ｖ TH）に設定され
る。
【００４３】式（１）により、昇圧回路３０の出力電圧
ＶOUT が次式により求まる。
【数２】 ＶOUT ＝２ＶTH・（ｒL1＋ｒL2）／ｒL2 …（２） なお、ここでは、抵抗素子ＲL2と接地線との間に接続さ
れたｎＭＯＳトランジスタＮＴ5 の抵抗値は考慮してい
ない。ｒL1，ｒL2は少なくとも数百ｋΩ以上であるのに
対し、ｎＭＯＳトランジスタＮＴ5 の抵抗値は数ｋΩと
小さい。
【００４４】すなわち、通常動作時に、電圧供給回路１
００ａにより式（２）に示す安定した電圧ＶOUT が発生
され、図２に示すフラッシュメモリ１３０に供給され
る。
【００４５】図３（ａ）に示すように、待機時にはＣＰ
Ｕ１２０より周波数３２ｋＨｚのクロック信号ＣＬＫ0
が出力され、それと同時に制御信号ＳＭＤがアクティブ
状態のハイレベルに切り換わる。
【００４６】図１に示す電圧供給回路１００ａにおいて
は、動作信号発生回路６０のＡＮＤゲートＡＧＴ1 にハ
イレベルの制御信号ＳＭＤが入力され、ＡＮＤゲートＡ
ＧＴ 1 の出力信号レベルがクロック信号ＣＬＫ0 により
決められる。クロック信号ＣＬＫ0 の立ち上がりエッジ
において、ＡＮＤゲートＡＧＴ1 の出力信号レベルがロ
ーレベルからハイレベルに切り換わり、遅延回路ＤＬＹ
1 により、時間ＴD 遅延され、さらにインバータＩＮＶ
3 により反転され、ＡＮＤゲートＡＧＴ1 の出力信号と
ともにＮＡＮＤゲートＮＧＴ2 に入力される。ＡＮＤゲ
ートＡＧＴ2 により、時間幅ＴD の負の極性のパルスが
発生され、ＮＡＮＤゲートＮＧＴ3 に入力される。そし
て、ＮＡＮＤゲートＮＧＴ3 により、ＮＡＮＤゲートＮ
ＧＴ2 の出力信号が反転されて、時間幅ＴD の正の極性
のパルスが発生され、ポンプイネーブル信号ＰＥＮＢと
して出力される。
【００４７】このように、待機時にＣＰＵ１２０からの
クロック信号ＣＬＫ0 の立ち上がりエッジより、遅延回
路ＤＬＹ1 の遅延時間ＴD に応じて時間幅ＴD のパルス
が発生され、ポンプイネーブル信号ＰＥＮＢとして出力
され、発振回路１０ａ、比較回路４０および基準電圧発
生回路５０に出力される。
【００４８】ポンプイネーブル信号ＰＥＮＢが非アクテ
ィブ状態、すなわちローレベルのとき、発振回路１０
ａ、比較回路４０および基準電圧発生回路５０が非動作
状態に設定されるので、電圧供給回路１００ａが停止状
態となる。ＣＰＵ１２０からのクロック信号ＣＬＫ0 に
応じて、動作信号発生回路６０によりクロック信号ＣＬ
Ｋ0 の立ち上がりエッジから、時間幅ＴD のパルスが発
生され、これがポンプイネーブル信号ＰＥＮＢとして発
振回路１０ａ、比較回路４０および基準電圧発生回路５
０に供給される。これを受けて、比較回路４０により、
ノードＮＤ0 が電圧ＶT が基準電圧Ｖref と略同じにな
るように、発振回路１０ａに発振制御信号ＯＳＳが出力
され、これに応じて、発振回路１０ａが動作し、クロッ
ク信号ＣＬＫが発生され、昇圧回路３０に出力される。
【００４９】動作時に、制御信号ＳＭＤがローレベルに
設定されているので、動作信号発生回路６０により、ハ
イレベルのポンプイネーブル信号ＰＥＮＢが発生され、
発振回路１０ａが連続的に動作するように制御される。
一方、待機時に、制御信号ＳＭＤがハイレベルに設定さ
れ、動作信号発生回路６０により、ＣＰＵ１２０からの
内部クロック信号ＣＬＫ0 に同期して間欠的にハイレベ
ル状態となるポンプイネーブル信号ＰＥＮＢが発生さ
れ、発振回路１０ａに出力される。これにより、待機時
に発振回路１０ａが間欠的に動作するように制御され、
待機時にフラッシュメモリ１３０のリーク電流などによ
る消費電力が間欠的に補充される。
【００５０】このように、ＣＰＵ１２０からのクロック
信号ＣＬＫ0 の立ち上がりエッジから、時間ＴD の間
に、電圧供給回路１００ａにより、式（２）に示す電圧
ＶOUTがフラッシュメモリ１３０に供給される。ＣＰＵ
１２０からのクロック信号ＣＬＫ0 の立ち下がりエッジ
において、フラッシュメモリ１３０が動作し、電圧供給
回路１００ａにより供給された電力が消費される。な
お、フラッシュメモリ１３０のアクセスによる消費電流
は、ＭＯＳトランジスタの容量負荷の充放電電流であ
り、瞬間的なものである。これに対して、電圧供給回路
１００ａにより、クロック信号ＣＬＫ0 の立ち上がりエ
ッジから、時間ＴD の間昇圧動作が行われ、フラッシュ
メモリ１３０のアクセスにより消費された電力が回復さ
れる。フラッシュメモリ１３０のアクセスにより消費さ
れた電力に応じて、遅延回路ＤＬＹ1 の遅延時間ＴD を
調整し、たとえば、遅延時間ＴD を３００ｎｓに設定す
ることにより、待機時のフラッシュメモリ１３０のアク
セスによる消費電力がクロック信号ＣＬＫ0 の立ち上が
りエッジに応じて補充され、待機時フラッシュメモリ１
３０の正常な動作が保証され、かつ、消費電力の低減が
実現できる。
【００５１】なお、本第１の実施形態においては、図１
に示すように、基準電圧発生回路５０ではダイオードＤ
1 ，Ｄ2 の順方向バイアス時の導通電圧ＶTHにより、基
準電圧Ｖref が設定され、また、比較回路４０では、差
動増幅回路を用いて、抵抗素子ＲL1，ＲL2により分圧さ
れた電圧ＶT と基準電圧Ｖref 発振制御信号ＯＳＳが発
生されているが、これに限定されるものではなく、たと
えば、他の定電圧発生手段で基準電圧Ｖref を発生し、
これを基準電圧として電圧供給回路の動作を制御する発
振制御信号ＯＳＳを発生し、電圧のレベルを所定値に調
整することができる。たとえば、バンドギャップリファ
レンス発生回路を用いることにより、ダイオードより精
度の高い基準電圧Ｖref を発生することができる。
【００５２】以上説明したように、本実施形態によれ
ば、動作信号発生回路６０を設け、これにより発生され
たポンプイネーブル信号ＰＥＮＢを用いて発振回路１０
ａ、比較回路４０および基準電圧発生回路５０の動作を
制御し、昇圧電圧ＶOUT を発生させる。通常動作時に、
動作信号発生回路６０はアクティブなポンプイネーブル
信号ＰＥＮＢを発生し、電圧供給回路１００ａを動作さ
せ、基準電圧発生回路５０により発生された基準電圧Ｖ
ref に応じた電圧ＶOUT を発生し、待機時に、ＣＰＵか
らの内部クロック信号ＣＬＫ0 に応じて、クロック信号
ＣＬＫ0 の立ち上がりエッジから時間ＴD の間にアクテ
ィブなポンプイネーブル信号ＰＥＮＢを発生し、電圧供
給回路１００ａを動作させ、基準電圧Ｖref に応じた電
圧ＶOUT を間欠的に発生させるので、待機時の消費電力
を低減できる。
【００５３】第２実施形態 図４は、本発明に係る電圧供給回路の第２の実施形態を
示す図であり、動作信号発生回路６０ａのブロック図で
ある。なお、本第２の実施形態においては、発振回路１
０ａ、バッファ２０、昇圧回路３０、比較回路４０およ
び基準電圧発生回路５０の構成が前記第１の実施形態と
同様であるので、これらの部分について説明を省略し、
第１の実施形態と異なる動作信号発生回路６０ａの部分
のみについて詳細に説明する。
【００５４】本第２の実施形態では、ＣＰＵから通常動
作時と待機時の異なるクロック信号ＣＬＫ0 および制御
信号ＳＭＤを受けられない場合、アドレス遷移検出回路
（ＡＴＤ）からのアドレス遷移信号ＡＴＳを用いて電圧
供給回路１００ｂの動作を制御する。図４はこのために
設けられた動作信号発生回路６０ａの構成を示すブロッ
ク図である。
【００５５】図４に示すように、本第２の実施形態にお
ける動作信号発生回路６０ａはアドレス遷移検出回路６
１、パルス発生回路６２、タイマー６３によって構成さ
れている。アドレス遷移検出回路６１はアドレスデータ
ＡＤＲＤＡＴを受け、アドレスの遷移を検出したとき、
アドレス遷移信号ＡＴＳを出力する。パルス発生回路６
２はアドレス遷移信号ＡＴＳおよびタイマー６３からの
タイマー信号ＴＭＳを受け、これらの信号に応じて動作
し、時間幅ＴP のパルスを出力する。
【００５６】なお、図示のように、電源電圧ＶCC投入後
に制御信号ＰＯＮを出力するパワーオン制御回路６４が
設けられ、電源電圧ＶCC投入後に制御信号ＰＯＮが出力
され、パルス発生回路６２に入力される。この制御信号
に応じて、パルス発生回路６２が一定の時間ＴS の間に
ハイレベルに保持されたポンプイネーブル信号ＰＥＮＢ
を発生し、発振回路１０ａに出力して、これに応じて立
ち上がり時に昇圧回路が時間ＴS の間に連続に動作し、
昇圧電圧ＶOUT の立ち上がりが迅速に行われる。
【００５７】図５は立ち上がり時に電源電圧ＶCC、パワ
ーオン制御回路６４により出力された制御信号ＰＯＮ、
パルス発生回路６２により出力されたポンプイネーブル
信号ＰＥＮＢ、発信回路１０ａにより発生されたクロッ
ク信号ＣＬＫおよび昇圧回路３０の出力電圧ＶOUT の波
形を示す波形図である。図示のように、電源投入後、電
源電圧が０ＶからＶCCレベルまで徐々に上昇する。そし
て、時間ｔ0 にパワーオン制御回路６４により制御信号
ＰＯＮが発生される。これを受けてパルス発生回路６２
により、たとえば、幅１０マイクロ秒（μｓ）のパルス
が発生され、これをポンプイネーブル信号ＰＥＮＢとし
て発振回路１０ａに入力され、電圧制御手段としての基
準電圧発生回路５０、比較回路４０および発振回路１０
ａはポンプイネーブル信号ＰＥＮＢがハイレベルに保持
されている間に動作する。これに応じて、クロック信号
ＣＬＫが発生され、昇圧回路３０に出力される。昇圧回
路３０は発振回路１０ａからのクロック信号ＣＬＫに応
じて動作し、昇圧回路３０の出力電圧ＶOUT が短時間に
立ち上げられる。
【００５８】アドレス遷移検出回路６１にアドレスデー
タＡＤＲＤＡＴが入力され、アドレス遷移検出回路６１
によりアドレスデータＡＤＲＤＡＴの遷移状態が検出さ
れる。アドレスデータＡＤＲＤＡＴが遷移したとき、ア
ドレス遷移検出回路６１によりアドレス遷移信号ＡＴＳ
が発生され、パルス発生回路６２に出力される。これに
応じて、パルス発生回路６２により、時間幅ＴP のパル
ス信号が発生され、ポンプイネーブル信号ＰＥＮＢとし
て、たとえば、発振回路、比較回路および基準電圧発生
回路にそれぞれ転送される。
【００５９】一方、アドレス遷移検出回路６１からのア
ドレス遷移信号ＡＴＳを受けて、タイマー６３により、
時間Ｔm 毎にタイマー信号ＴＭＳが発生され、パルス発
生回路６２に転送される。これに応じて、パルス発生回
路６２により、時間幅ＴP のパルス信号が発生され、ポ
ンプイネーブル信号ＰＥＮＢとして出力される。
【００６０】図６は図４に示すパルス発生回路６２およ
びタイマー６３の具体的な構成例を示す回路図である。
なお、アドレス遷移検出回路６１は一般的に使用されて
いるアドレス遷移検出回路と同様な構成を有しており、
その詳細の構成については説明を省略する。
【００６１】図６に示すように、パルス発生回路６２は
ＮＯＲゲートＮＲＧＴ1 、ｐＭＯＳトランジスタＰ
Ｔ10、キャパシタＣP 、抵抗素子ＲP 、インバータＩＮ
Ｖ10，ＩＮＶ11によって構成されている。タイマー６３
はＮＯＲゲートＮＲＧＴ2 、ｐＭＯＳトランジスタＰＴ
11，ＰＴ 12、キャパシタＣm1，Ｃm2、抵抗素子Ｒm1，Ｒ
m2、インバータＩＮＶ12，ＩＮＶ 13，…ＩＮＶ18、遅延
回路ＤＬＹ2 ，ＤＬＹ3 、ＮＡＮＤゲートＮＧＴ10，Ｎ
ＧＴ11によって構成されている。
【００６２】パルス発生回路６２において、ＮＯＲゲー
トＮＲＧＴ1 の入力端子にアドレス遷移検出回路６１か
らのアドレス遷移信号ＡＴＳとタイマー６３からのタイ
マー信号ＴＭＳがそれぞれ入力される。ＮＯＲゲートＮ
ＲＧＴ1 の出力端子がｐＭＯＳトランジスタＰＴ10のゲ
ート電極に接続され、ｐＭＯＳトランジスタＰＴ10のソ
ース拡散層が電源電圧ＶCCの供給線１に接続され、ドレ
イン拡散層がノードＮＤ1 に接続されている。ノードＮ
Ｄ1 と接地線２との間に、キャパシタＣP と抵抗素子Ｒ
P とが並列に接続され、ノードＮＤ1 とポンプイネーブ
ル信号ＰＥＮＢの出力端子との間にインバータＩＮ
Ｖ10，ＩＮＶ11が直列接続されている。
【００６３】タイマー６３において、ＮＯＲゲートＮＲ
ＧＴ2 の入力端子にアドレス遷移検出回路６１からのア
ドレス遷移信号ＡＴＳとタイマー信号ＴＭＳの遅延信号
がそれぞれ入力されている。ＮＯＲゲートＮＲＧＴ1 の
出力端子がｐＭＯＳトランジスタＰＴ11のゲート電極に
接続され、ｐＭＯＳトランジスタＰＴ11のソース拡散層
が電源電圧ＶCCの供給線１に接続され、ドレイン拡散層
がノードＮＤ2 に接続されている。ノードＮＤ2 と接地
線２との間に、キャパシタＣm1と抵抗素子Ｒm1とが並列
に接続され、ノードＮＤ2 とノードＮＤ3 との間にイン
バータＩＮＶ12，ＩＮＶ13が直列接続されている。
【００６４】ノードＮＤ3 は遅延回路ＤＬＹ2 を介して
ＮＡＮＤゲートＮＧＴ10の一方の入力端子に接続され、
さらにインバータＩＮＶ14を介してＮＡＮＤゲートＮＧ
Ｔ10の他方の入力端子に接続されている。ＮＡＮＤゲー
トＮＧＴ10の出力端子がｐＭＯＳトランジスタＰＴ12の
ゲート電極に接続され、ｐＭＯＳトランジスタＰＴ12の
ソース拡散層が電源電圧ＶCCの供給線１に接続され、ド
レイン拡散層がノードＮＤ4 に接続されている。ノード
ＮＤ4 と接地線２との間に、キャパシタＣm2と抵抗素子
Ｒm2とが並列に接続され、ノードＮＤ4 とノードＮＤ5
との間にインバータＩＮＶ15，ＩＮＶ16が直列接続され
ている。なお、ノードＮＤ5 がタイマー信号ＴＭＳの出
力端子となる。
【００６５】さらにノードＮＤ5 が遅延回路ＤＬＹ3 を
介してＮＡＮＤゲートＮＧＴ11の一方の入力端子に接続
され、さらにインバータＩＮＶ17を介してＮＡＮＤゲー
トＮＧＴ11の他方の入力端子に接続されている。ＮＡＮ
ＤゲートＮＧＴ11の出力端子がインバータＩＮＶ18を介
してＮＯＲゲートＮＲＧＴ2 の一方の入力端子に接続さ
れている。
【００６６】パルス発生回路６２はアドレス遷移信号Ａ
ＴＳの立ち上がりエッジまたはタイマー信号ＴＭＳの立
ち上がりエッジに応じて、時間幅ＴP のパルス信号を発
生し、これをポンプイネーブル信号ＰＥＮＢとして出力
する。アドレス遷移信号ＡＴＳの立ち上がりエッジまた
はタイマー信号ＴＭＳの立ち上がりエッジからＮＯＲゲ
ートＮＲＧＴ1 の出力端子のレベルがハイレベルからロ
ーレベルに切り換わり、これに応じてｐＭＯＳトランジ
スタＰＴ10が導通状態に切り換わり、導通状態にあるｐ
ＭＯＳトランジスタＰＴ10を介して、電源電圧ＶCCの供
給線１からノードＮＤ1 に向かってチャージ電流が流
れ、キャパシタＣ P がチャージされ、ノードＮＤ1 の電
位が上昇し、電源電圧ＶCCのレベルに達する。
【００６７】そして、アドレス遷移信号ＡＴＳの立ち上
がりエッジまたはタイマー信号ＴＭＳの立ち下がりエッ
ジからＮＯＲゲートＮＲＧＴ1 の出力端子のレベルがロ
ーレベルからハイレベルに切り換わり、これに応じてｐ
ＭＯＳトランジスタＰＴ10が非導通状態に切り換わる。
ｐＭＯＳトランジスタＰＴ10が非導通状態になると、キ
ャパシタＣP が抵抗素子ＲP を介してディスチャージさ
れ、ノードＮＤ1 の電位は接地電位まで下がっていく。
【００６８】ノードＮＤ1 が直列に接続されたインバー
タＩＮＶ10，ＩＮＶ11を介してポンプイネーブル信号Ｐ
ＥＮＢの出力端子ＴPEに接続されているので、ノードＮ
Ｄ1が電位がインバータＩＮＶ10のしきい値電圧より高
く保持されている間に、端子ＴPEにハイレベル、すなわ
ち、アクティブ状態のポンプイネーブル信号ＰＥＮＢが
出力され、ノードＮＤ1 の電位がインバータＩＮＶ10の
しきい値電圧以下になっているとき、端子ＴPEにローレ
ベル、すなわち、非アクティブ状態のポンプイネーブル
信号ＰＥＮＢが出力される。
【００６９】このように、ポンプイネーブル信号ＰＥＮ
Ｂがアクティブ状態に保持される時間幅ＴP がフラッシ
ュメモリ１３０のアクセス時の消費電力の量で決まる。
たとえば、一回のアドレスの遷移に伴うアクセスによる
消費電力が昇圧回路３０が５５０ｎｓに昇圧動作するこ
とにより回復できるとすると、（ＴP ＝５５０ｎｓ）に
なるように、キャパシタＣP の容量値と抵抗素子ＲP の
抵抗値が設定される。
【００７０】図７（ａ）はパルス発生回路６２の入力信
号および出力信号、すなわち、ポンプイネーブル信号Ｐ
ＥＮＢを示す波形図である。図示のように、パルス発生
回路６２にアドレス遷移検出回路６１によりアドレス遷
移信号ＡＴＳが入力されたとき、または、タイマー６３
からタイマー信号ＴＭＳが入力されたとき、これらの入
力信号の立ち上がりエッジから、時間幅ＴPのパルスが
発生され、これがポンプイネーブル信号ＰＥＮＢとし
て、出力端子Ｔ PEに出力される。
【００７１】また、長時間の非アクセス状態を考慮し
て、タイマー６３により、アドレス遷移検出回路６１か
らのアドレス遷移信号ＡＴＳに応じて、一定の時間間隔
Ｔm でタイマー信号ＴＭＳを発生させ、タイマー信号Ｔ
ＭＳのタイミングによりポンプイネーブル信号ＰＥＮＢ
を発生する。
【００７２】タイマー６３はこのために、タイマー信号
ＴＭＳを発生させる回路である。図示のように、ＮＯＲ
ゲートＮＲＧＴ2 の入力端子にアドレス遷移検出回路６
１からのアドレス遷移信号ＡＴＳおよび遅延回路ＤＬＹ
3 によって遅延されたタイマー信号ＤＴＭが入力され
る。アドレスデータＡＤＲＤＡＴが遷移したとき、アド
レス遷移検出回路６１によりアクティブ状態のアドレス
遷移信号ＡＴＳが出力される。タイマー６３において、
アドレス遷移信号ＡＴＳまたは遅延されたタイマー信号
ＤＴＭがアクティブ状態のハイレベルに保持されている
とき、ＮＯＲゲートＮＲＧＴ2 の出力端子にローレベル
の信号が出力される。これに応じてｐＭＯＳトランジス
タＰＴ11が導通状態になる。
【００７３】ｐＭＯＳトランジスタＰＴ11が導通状態に
あるとき、キャパシタＣm1がｐＭＯＳトランジスタＰＴ
11を介して電源電圧ＶCCによりチャージされ、ノードＮ
Ｄ2の電位が上昇し、電源電圧ＶCCレベルに達する。そ
して、ＮＯＲゲートＮＲＧＴ 2 の入力端子に入力された
アドレス遷移信号ＡＴＳまたは遅延されたタイマー信号
ＤＴＭがともにローレベルに切り換わったとき、ｐＭＯ
ＳトランジスタＰＴ11が非導通状態に切り換わり、キャ
パシタＣm1が抵抗素子Ｒm1を介してディスチャージさ
れ、ノードＮＤ2 の電位が下がり、接地電位ＧＮＤに達
する。
【００７４】ノードＮＤ2 が直列に接続されたインバー
タＩＮＶ12，ＩＮＶ13を介してノードＮＤ3 に接続され
ているので、ノードＮＤ2 の電位がインバータＩＮＶ12
のしきい値電圧以上に保持されている間、ノードＮＤ3
がハイレベル、たとえば、電源電圧ＶCCのレベルに保持
され、ノードＮＤ2 の電位がインバータＩＮＶ12のしき
い値電圧以下になるとき、ノードＮＤ3 がローレベル、
たとえば、接地電位ＧＮＤに保持されている。このよう
に、ノードＮＤ3 においては、ＮＯＲゲートＮＲＧＴ2
の入力信号の立ち上がりエッジからキャパシタＣm1の容
量値と抵抗素子Ｒm1の抵抗値により設定された時間幅Ｔ
m1のパルス信号が得られる。
【００７５】そして、ノードＮＤ3 が遅延回路ＤＬＹ2
およびインバータＩＮＶ14を介して並列にＮＡＮＤゲー
トＮＧＴ10に接続され、ここで、遅延回路ＤＬＹ2 の遅
延時間をＴD2とすると、ＮＡＮＤゲートＮＧＴ10の出力
端子に、ＮＯＲゲートＮＲＧＴ2 に入力されたアドレス
遷移信号ＡＴＳまたは遅延されたタイマー信号ＤＴＭの
立ち上がりエッジから、時間ＴD2を経過した後時間幅Ｔ
m1の負の極性のパルスが出力される。
【００７６】ＮＡＮＤゲートＮＧＴ10の出力端子がｐＭ
ＯＳトランジスタＰＴ12のゲート電極に接続されている
ので、ＮＡＮＤゲートＮＧＴ10の出力信号がローレベル
に保持されている間、ｐＭＯＳトランジスタＰＴ12が導
通状態にあり、それ以外のとき、ｐＭＯＳトランジスタ
ＰＴ12が非導通状態にある。
【００７７】ｐＭＯＳトランジスタＰＴ12が導通状態に
あるとき、キャパシタＣm2が電源電圧ＶCCによりチャー
ジされ、ノードＮＤ4 が電位が上昇し、電源電圧ＶCCの
レベルに達する。そして、ｐＭＯＳトランジスタＰＴ12
が非導通状態に切り換わった後、キャパシタＣm2が抵抗
素子Ｒm2を介してディスチャージされ、ノードＮＤ4の
電位が下がり、接地電位ＧＮＤに達する。
【００７８】ノードＮＤ4 が直列に接続されたインバー
タＩＮＶ15，ＩＮＶ16を介してタイマー信号ＴＭＳの出
力端子ＴTMに接続されているので、ノードＮＤ4 の電位
がインバータＩＮＶ15のしきい値電圧以上に保持されて
いる間、タイマー信号ＴＭＳの出力端子ＴTMがハイレベ
ル、たとえば、電源電圧ＶCCのレベルに保持され、ノー
ドＮＤ4 の電位がインバータＩＮＶ15のしきい値電圧以
下になるとき、タイマー信号ＴＭＳの出力端子ＴTMがロ
ーレベル、たとえば、接地電位ＧＮＤに保持されてい
る。
【００７９】このように、ＮＡＮＤゲートＮＧＴ10の出
力信号の立ち下がりエッジから、時間幅Ｔm2のパルス信
号がタイマー信号ＴＭＳの出力端子ＴTMに出力される。
なお、時間幅Ｔm2がキャパシタＣm2の容量値と抵抗素子
Ｒm2の抵抗値により決まる。
【００８０】タイマー信号ＴＭＳの出力端子ＴTMに出力
されたタイマー信号ＴＭＳがパルス発生回路６２のＮＯ
ＲゲートＮＲＧＴ1 とタイマー６３の遅延回路ＤＬＹ3
およびそれと並列に接続されているインバータＩＮＶ17
に入力される。遅延回路ＤＬＹ3 の出力信号とインバー
タＩＮＶ17の出力信号がともにＮＡＮＤゲートＮＧＴ11
に入力され、ＮＡＮＤゲートＮＧＴ11の出力端子がイン
バータＩＮＶ18を介してＮＯＲゲートＮＲＧＴ2 の入力
端子に接続されている。
【００８１】ここで、遅延回路ＤＬＹ3 の遅延時間をＴ
D3とすると、インバータＩＮＶ18の出力端子にタイマー
信号ＴＭＳの立ち上がりエッジから時間ＴD3を経過した
後時間幅Ｔm2のパルスが出力される。この信号がタイマ
ー信号ＴＭＳの遅延信号ＤＴＭとして、ＮＯＲゲートＮ
ＲＧＴ2 に入力され、次のタイマー信号ＴＭＳの発生に
用いられる。
【００８２】図７（ｂ）はＮＯＲゲートＮＲＧＴ2 の入
力信号、ノードＮＤ3 の出力信号Ｖ ND3 、タイマー信号
ＴＭＳおよび遅延されたタイマー信号ＤＴＭの波形をそ
れぞれ示している。図示のように、アドレス遷移信号Ａ
ＴＳまたは遅延されたタイマー信号ＤＴＭの立ち上がり
エッジから時間ＴD2を経過した後、タイマー信号ＴＭＳ
が発生され、さらにタイマー信号ＴＭＳの立ち上がりエ
ッジから時間ＴD3を経過した後、遅延されたタイマー信
号ＤＴＭが発生される。
【００８３】このため、長時間にフラッシュメモリ１３
０におけるアクセス動作が行われない場合でも、タイマ
ー６３により、時間間隔ＴC でタイマー信号ＴＭＳが発
生され、これに応じてパルス発生回路６２によりポンプ
イネーブル信号ＰＥＮＢが間欠的に発生され、待機時に
おけるフラッシュメモリ１３０の消費電力が回復され
る。こで、時間ＴC は図６に示す遅延回路ＤＬＹ2 と遅
延回路ＤＬＹ3 の遅延時間ＴD2とＴD3との合計である。
すなわち、（ＴC ＝ＴD2＋ＴD3）である。
【００８４】図８はアドレスデータＡＤＲＤＡＴ、アド
レス遷移信号ＡＴＳ、タイマー信号ＴＭＳおよびポンプ
イネーブル信号ＰＥＮＢを示す波形図である。以下、図
８の波形図および図４の動作信号発生回路６０ａのブロ
ック図を参照しながら、本第２の実施形態における回路
の動作について説明する。
【００８５】アドレスデータＡＤＲＤＡＴがアドレス遷
移検出回路６１に入力され、アドレス遷移検出回路６１
によりアドレスデータＡＤＲＤＡＴの変化が検出され
る。そして、アドレスデータＡＤＲＤＡＴの変化が検出
されたとき、アドレス遷移検出回路６１により、アドレ
ス遷移信号ＡＴＳが出力され、パルス発生回路６２およ
びタイマー６３にそれぞれ入力される。
【００８６】パルス発生回路６２において、アドレス遷
移検出回路６１からのアドレス遷移信号ＡＴＳを受け、
時間幅ＴP のパルス信号が発生され、これがポンプイネ
ーブル信号ＰＥＮＢとして出力される。そして、第１の
実施形態と同様に、ポンプイネーブル信号ＰＥＮＢがア
クティブ状態に設定されている間、昇圧回路に昇圧動作
のためのクロック信号ＣＬＫが入力され、電圧供給回路
１００ａにより、フラッシュメモリ１３０に定電圧Ｖ
OUT が提供される。
【００８７】待機時に、長時間にわたってフラッシュメ
モリ１３０のアクセスが行われないことがあり、この場
合、図８に示すように、最後のアドレス遷移信号ＡＴＳ
から時間幅ＴC を経過したとき、タイマー６３によりタ
イマー信号ＴＭＳが発生され、これがパルス発生回路６
２に入力され、これに応じてポンプイネーブル信号ＰＥ
ＮＢが発生される。このように、長時間にわたってフラ
ッシュメモリ１３０のアクセスが行われない場合、タイ
マー６３により周期的にタイマー信号ＴＭＳが発生さ
れ、これに応じてパルス発生回路６２によりポンプイネ
ーブル信号ＰＥＮＢが発生され、昇圧回路が間欠的に動
作し、待機時におけるフラッシュメモリ１３０の消費電
力が間欠的に回復される。
【００８８】なお、本第２の実施形態においては、パワ
ーオン制御回路６４が設けられ、これにより電源投入後
に、たとえば、１０μｓの間に電圧供給回路が動作状態
に保持され、電圧供給回路の出力電圧ＶOUT の立ち上が
りが迅速に行われる。本実施形態に限定されるものでは
なく、たとえば、前述した第１の実施形態にもパワーオ
ン制御回路６４を適用できることはいうまでもない。
【００８９】以上説明したように、本実施形態によれ
ば、動作信号発生回路６０ａを設け、アドレスデータＡ
ＤＲＤＡＴが変化したとき、アドレス遷移検出回路６１
はアドレス遷移信号ＡＴＳを発生し、これを受けてパル
ス発生回路６２はポンプイネーブル信号ＰＥＮＢを発生
し、さらに長時間にわたってフラッシュメモリのアクセ
スが行われないとき、タイマー６３は一定の周期でタイ
マー信号ＴＭＳを発生し、パルス発生回路６２に出力
し、これに応じてパルス発生回路６２は間欠的にポンプ
イネーブル信号ＰＥＮＢを発生し、電圧供給回路の動作
を制御するので、フラッシュメモリがアクセスされたと
きに昇圧回路が動作し、アクセスによる消費電力が回復
され、待機時における電圧供給回路の消費電力を低減で
き、フラッシュメモリなどの回路の動作が保持される。
【００９０】
【発明の効果】以上説明したように、本発明の電圧供給
回路によれば、待機時における消費電力を低減でき、か
つ、待機時に回路の消費電力を間欠的に補充でき、待機
状態から動作状態への復帰時間を短縮できる利点があ
る。
【図面の簡単な説明】
【図１】本発明に係る電圧供給回路の第１の実施形態を
示す回路図である。
【図２】１チップマイコンの構成を示す概念図である。
【図３】第１の実施形態における通常動作時および待機
時の波形図である。
【図４】本発明に係る電圧供給回路の第２の実施形態を
示すブロック図である。
【図５】第２の実施形態における立ち上がり時の波形図
である。
【図６】第２の実施形態におけるパルス発生回路とタイ
マーの回路図である。
【図７】パルス発生回路とタイマーの動作時の波形図で
ある。
【図８】第２の実施形態における回路動作時の波形図で
ある。
【図９】一般的な電圧供給回路の構成を示す回路図であ
る。
【符号の説明】
１０ａ…発振回路、２０…バッファ、３０…昇圧回路、
４０…比較回路、５０…基準電圧発生回路、６０…動作
信号発生回路、ＲL1，ＲL2…抵抗素子、ＮＤ0…ノー
ド、ＴOUT …出力端子、１１０…インターフェース部、
１２０…ＣＰＵ、１３０…フラッシュメモリ、１４０…
ＲＡＭ、１５０…周辺回路、ＮＲＧＴ1 ，ＮＲＧＴ2 …
ＮＯＲゲート、ＡＧＴ1 …ＡＮＤゲート、ＮＧＴ1 ，Ｎ
ＧＴ2 ，…，ＮＧＴ11…ＮＡＮＤゲート、ＰＴ1 ，ＰＴ
2 ，…，ＰＴ12…ｐＭＯＳトランジスタ、ＮＴ1 ，ＮＴ
2 ，ＮＴ3 ，ＮＴ4 …ｎＭＯＳトランジスタ、ＣP ，Ｃ
m1，Ｃm2…キャパシタ、ＲP ，Ｒm1，Ｒm2，ＲL1，ＲL2
…抵抗素子、ＩＮＶ1 ，ＩＮＶ2 ，…，ＩＮＶ18…イン
バータ、ＤＬＹ1 ，ＤＬＹ2 ，ＤＬＹ3 …遅延回路、Ｖ
CC…電源電圧、ＧＮＤ…接地電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｊ 1/00 ３０８ Ｈ０２Ｊ 1/00 ３０８Ｆ ３０８Ｌ Ｈ０２Ｍ 3/00 Ｈ０２Ｍ 3/00 Ｈ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号を発生する発振回路と、 上記発振回路からのクロック信号に応じて、電源電圧と
    異なるレベルの電圧を発生し、昇圧対象に供給する昇圧
    回路と、 上記昇圧回路の出力電圧を基準電圧と比較して、比較結
    果に応じて上記発振回路の動作／停止状態の切り換え信
    号を出力する電圧制御手段と、 動作時に上記電圧制御手段を動作状態に保持し、待機時
    に上記発振回路および上記電圧制御手段のうち少なくと
    も上記電圧制御手段を停止させる動作制御信号を出力す
    る動作制御手段とを有する電圧供給回路。
  2. 【請求項２】 クロック信号を発生する発振回路と、 上記発振回路からのクロック信号に応じて、電源電圧と
    異なるレベルの電圧を発生し、昇圧対象に供給する昇圧
    回路と、 上記昇圧回路の出力電圧を基準電圧と比較して、比較結
    果に応じて上記発振回路の動作／停止状態の切り換え信
    号を出力する電圧制御手段と、 動作時に上記電圧制御手段を動作状態に保持し、待機時
    に上記発振回路および上記電圧制御手段のうち少なくと
    も上記電圧制御手段を所定の時間間隔毎に動作させる動
    作制御信号を出力する動作制御手段とを有する請求項１
    記載の電圧供給回路。
  3. 【請求項３】 上記動作制御手段は外部からの信号に同
    期して、上記動作制御信号を出力する請求項２記載の電
    圧供給回路。
  4. 【請求項４】 クロック信号を発生する発振回路と、 上記発振回路からのクロック信号に応じて、電源電圧と
    異なるレベルの電圧を発生し、アドレス信号に応じてア
    クセスを行うメモリ装置に供給する昇圧回路と、 上記昇圧回路の出力電圧を基準電圧と比較して、比較結
    果に応じて上記発振回路の動作／停止状態の切り換え信
    号を出力する電圧制御手段と、 上記アドレス信号が変化したとき上記電圧制御手段を動
    作状態に保持し、所定の時間内に上記アドレス信号が変
    化しない場合、上記発振回路および上記電圧制御手段の
    うち少なくとも上記電圧制御手段を停止させる動作制御
    手段とを有する電圧供給回路。
  5. 【請求項５】 クロック信号を発生する発振回路と、 上記発振回路からのクロック信号に応じて、電源電圧と
    異なるレベルの電圧を発生し、アドレス信号に応じてア
    クセスを行うメモリ装置に供給する昇圧回路と、 上記昇圧回路の出力電圧を基準電圧と比較して、比較結
    果に応じて上記発振回路の動作／停止状態の切り換え信
    号を出力する電圧制御手段と、 上記アドレス信号が変化したとき上記電圧制御手段を動
    作状態に保持し、所定の時間内に上記アドレス信号が変
    化しない場合、上記発振回路および上記電圧制御手段の
    うち少なくとも上記電圧制御手段を所定の時間間隔毎に
    動作させる動作制御手段とを有する電圧供給回路。
  6. 【請求項６】 電源投入後所定の時間内に、上記発振回
    路および上記電圧制御手段のうち少なくとも上記電圧制
    御手段を動作させる制御手段を有する請求項５記載の電
    圧供給回路。
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