JPH0132599B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体デバイスに関するもので、とく
に半導体ダイナミツクメモリデバイス等において
用いられるタイプのサブストレートバイアス回路
に係わるものである。

［従来の技術］ MOSダイナミツクリード／ライト型の半導体
メモリデバイスやその他のこの種デバイスにおい
ては、サブストレートポンプ回路を用いてサブス
トレートバイアス用の負電圧を発生させている。
このようなサブストレートポンプ回路の設計は、
通常いくつかの相反する要件を妥協させるように
行なわれており、これらの回路は複数の発振器駆
動スイツチから構成され、このスイツチによりダ
イオード型の素子を通じてコンデンサを充放電し
てサブストレート中に電荷を注入する。この場
合、発振器の周波数およびコンデンサ放電の電力
レベルの選択に際しては、電力量を過剰に消費す
ることのない平均的な動作条件において適切なレ
ベルでバツクバイアスを維持するようにしてい
る。しかしながら、上記電力レベルを低くなるよ
うに選択した場合には、電源オン後の全バイアス
レベルを確立するために必要とされる時間がはな
はだしく長くなつてしまう。

ところで、サブストレートバイアスの漏洩電流
は、その大部分がインパクトイオン化電流によつ
て引き起こされる。この漏洩電流はトランジスタ
がピンチオフした時に最大となるとき以外は無視
できるもので、たとえばMOSダイナミツクメモ
リにおいては、出力理論状態がスイツチングする
時以外、トランジスタはほとんどピンチオフ状態
にはならない。そして、この出力理論状態のスイ
ツチングは（行アドレスストローブ）およ
び（列アドレスストローブ）の少なくとも
一方が周期的に変化する際の動作サイクル期間に
生ずる。従つて、サブストレートポンピング回路
の設計に際しては、動作メモリサイクル期間中に
主として発生する漏洩電流を補償するための、ピ
ーク負荷電流を供給可能となるように配慮してい
るが、待機動作中の電力消費を徒らに招く結果に
終つている。

［発明が解決しようとする問題点］ 故に本発明の第１の目的は、MOSダイナミツ
クメモリデバイス等の半導体集積回路用のサブス
トレートポンプ回路を改良することにある。

また本発明の第２の目的は、電力消費をできる
だけ少なくし、しかも電源オン時にサブストレー
トバイアスを速やかに確立するとともに、動作条
件が様々に変化してもこれを補償するようなサブ
ストレートポンプ回路を提供することにある。

［問題点を解決しようとするための手段］ 本発明の一実施例によれば、ダイナミツク
MOSリード／ライトメモリはバイアス発生回路
を有し、このバイアス発生回路は例えば４個の独
立したポンプ回路を含んでいる。これらのポンプ
回路のうち、第１のポンプ回路は電源起動期間の
み動作し所望のバツクバイアスを速やかに発生さ
せるもので、高い周波数の発振器および低インピ
ーダンスの駆動回路を用いて、必要なバイアス値
に達したらすぐにカツトオフして、電力を節約す
る。また第２のポンプ回路は、低い周波数の発振
器と高インピーダンスの駆動回路を用いて小さな
接続電流を発生させるもので、この機能によりア
イドル期間中の漏洩電流を補償する。

さらに、第３および第４のポンプ回路は
およびにより駆動されるもので、これらの
RASおよびは必要とされる場合のみ、メモ
リの実際の動作条件に依存した度合で発生する。

［実施例］ 次に図面を参照して本発明の実施例を説明す
る。

第１図において、本発明によるサブストレート
ポンプ回路は、表面に形成されたダイナミツク
RAMアレイ１１を有するシリコンサブストレー
ト１０にて使用されている。このようなダイナミ
ツクRAM回路としては米国特許第4239993号に
開示されたタイプのものを用いることができ、た
とえばアドレス入力Ao−Anに接続された複数の
入力バツフア、複数の行および列デコーダ１２、
複数のデータ入出力回路１３、およびクロツク発
生・制御回路１４を含んでおり、その動作は入力
端子に印加される，およびにより制
御される。またサブストレートポンプ回路の電源
はVddおよびVss端子から供給される。

本発明によればサブストレートバイアスは、サ
ブストレートバイアス発生回路として機能する４
個のポンプ回路１５，１６，１７および１８によ
つて供給される。すなわち、まず第１のポンプ回
路１５は電源オンの期間のみ動作するもので、大
きな電流を供給してやや急速にサブストレートバ
イアス−Vddを確立する。ついでこの第１のポン
プ回路はカツトオフし、第２のポンプ回路たる標
準ポンプ回路１６により、非動作期間中、小さな
持続電流が供給されることになる。一方、動作サ
イクル期間には、およびが周期的に変
化する際に第３および第４のポンプ回路１７およ
び１８が動作する。

第２図に前記標準ポンプ回路１６の詳細を示
す。この標準ポンプ回路１６には約３メガヘルツ
で動作するリング発振器１９と、約0.5マイクロ
アンペアのポンプ電流をサブストレート１０に供
給するポンプ回路２０とを用いる。前記発振器１
９は、３段の回路２２，２３，２４と最終段から
初段への帰環路２５とから構成されており、３相
出力２７，２８，２９が発振器１９からポンプ回
路２０に結合されている。

各段の回路２２，２３，２４の出力部には、そ
れぞれ３個の直列トランジスタ３１，３２，３３
が設けられ、このうちトランジスタ３３は出力を
低レベルに引き下げる入力ドライバであり、また
トランジスタ３１は反転入力を受け取ると出力を
高レベルに引き上げるものである。さらに、各段
の回路には、負荷たるトランジスタ３５を伴つた
ドライバトランジスタ３４を含むインバータが設
けられ、この負荷３５は、接続点３８と前記トラ
ンジスタ３１のゲートが高レベルになるようにコ
ンデンサ３６とトランジスタ３７によりVdd以上
に持ち上げられている。

また前記リング発振器１９の周波数は、各段の
出力部に設けられたコンデンサ３９と、これらの
コンデンサ３９をそれぞれを充放電するためのト
ランジスタのインピーダンスとの両者により定ま
る。

一方、第２図に示すポンプ回路２０には、接続
点４２および４３間に設けられたコンデンサ４１
とともにダイオードとして接続されたトランジス
タ４０が用いられていて、サブストレート１０か
ら電流をポンピングする。この接続点４３は、接
続点４５が高レベルで接続点４６が低レベルの場
合に、トランジスタ４４によつて高レベルとなる
ように駆動される。そして、この状態ではトラン
ジスタ４７および４８はターンオフし、トランジ
スタ４９のゲート電圧がトランジスタ５０を通じ
てVddとなり、トランジスタ４９により接続点４
２を完全に接地する。通常この種の回路において
は、トランジスタ４９のゲートを接続点４２に接
続して、接続点４２がVssまで降下するのを防止
している。一方、接続点４６が高レベルとなり接
続点４５が低レベルとなると、接続点４３はトラ
ンジスタ４７を通じて接地され、接続点４２はダ
イオードとして作用するトランジスタ４９を介し
て接地に対して非結合状態となる。この状態でコ
ンデンサ４１の放電によりサブストレート１０が
トランジスタ４０を介して負に引つ張られる。

接続点４５および４６の電位に関しては、発振
器１９により駆動されて高レベルと低レベル間を
周期的に変化する。出力２７が高レベルになる
と、接続点４５はトランジスタ５１により高レベ
ルに引つ張られるとともに、接続点４６はトラン
ジスタ５２により低レベルに引つ張られる。一
方、出力２８が高レベルになると、接続点４５は
トランジスタ５３により低レベルに引つ張られる
とともに、接続点４６はトランジスタ５４により
高レベルに引つ張られる。さらに高レベル期間中
は、出力２９によりコンデンサ５５を介してVdd
以上に接続点４５をポンピングすることによつ
て、トランジスタ４４，５０を通じて接続点４３
とトランジスタ４９のゲートに全電圧Vddが供給
されるとともに、トランジスタ５６により接続点
４６が低レベルに引つ張られる。各出力２７，２
８，２９は３相重畳クロツク波形に類似したもの
である。コンデンサ４１とこのコンデンサ４１に
直列のトランジスタの寸法、および発振器１９の
周波数は、このポンプ回路１６の駆動電流が約
0.5マイクロアンペアに選択されるように定めら
れている。

電源オン過渡期には、前記第１のポンプ回路１
５により約５マイクロアンペアの大きなポンピン
グ電流を用いて、サブストレート１０を−2Vtの
−Vbbレベルまで急速にポンピングする。ついで
第１のポンプ回路１５はカツトオフとなり、これ
以降はカツトオフの状態に留まる。この第１のポ
ンプ回路１５の詳細を第３図に示す。該ポンプ回
路１５は、発振器がより高い周波数例えば15メガ
ヘルツで発振し、かつその機能が完了した後はカ
ツトオフして消費電力がゼロになるように構成さ
れている点以外は、第２図のポンプ回路と同様な
構成である。また第３図に示すポンプ回路２０
は、より大きな電流をサブストレートに供給すべ
くコンデンサ４１および複数のトランジスタの各
容量を大きくした点以外は、第２図回路のものと
同等である。

第３図において、トランジスタ３７は電源供給
ライン６０に接続され、直列トランジスタ３２も
この供給ライン６０に接続されているので、ライ
ン６０の電圧をゼロにすることにより発振器をタ
ーンオフすることができる。さらに付加された各
トランジスタ６１は、接続点６３が高レベルにな
つたときに各接続点６２を接地に短絡して、各コ
ンデンサ３６の残留電圧に起因する導通を防止す
る。供給ライン６０が低レベルで接続点６３が高
レベルである場合、発振器回路のいかなる部分に
おいてもVddから接地への直流路は存在せず、各
出力２７，２８，２９は低レベルとなつてポンプ
回路２０が完全に非動作状態となり、電力の消費
は皆無となる。

検出回路６５は、サブストレート１０が−2Vt
の所望レベルのサブストレート電圧−Vbbになつ
たときにセンス動作を行なうとともに、接続点６
０を低レベルに、接続点６３を高レベルに駆動す
ることにより発振器１９をターンオフする。サブ
ストレートを表わす接続点１０は電源オン時には
ゼロ電位である。

この検出回路６５中の直列トランジスタ６６，
６７は当初はターンオフ状態にある。交叉結合ト
ランジスタ６８，６９および７０，７１により構
成された回路は、当初は接続点６０がVddに接続
点６３が接地に保たれている。この場合、接続点
６０は各段の発振器回路２２，２３，２４への電
源供給点であり、また接続点６３は発振器１９中
のコンデンサ３６を短絡させるための電圧の供給
点である。さらに接続点７２は電源の供給が開始
された際に、コンデンサ７３によりVddまで持ち
上げられ、トランジスタ６９，７０をターンオン
させて、接続点６０を高レベルに接続点６３を低
レベルに引つ張る。また接続点７４はトランジス
タ７５により低レベルに保持され、前記接続点７
２は、接続点７６が−Vtに達するまでVddレベ
ルに維持されている。接続点７６の電圧がサブス
トレート電圧Vbb＋Vtであることから、接続点
７２はVbbが−2Vtに達すると放電を開始する。
接続点７２がVt以下になると、トランジスタ６
９，７０，７５はターンオフし、接続点７４はト
ランジスタ７７により高レベルに引つ張られる。
トランジスタ６８，７１は接続点７４がVtに達
するとターンオンし、その結果接続点６０は低レ
ベルにまた接続点６３は高レベルになつて発振器
をターンオフさせる。この状態は電源が切られる
まで維持される。従つて電源オンから−Vbbが−
2Vtにポンピングされるまで、このバツクバイア
ス発生器は、発振器を動作させた状態で正常に機
能する。しかしながら、サブストレートバイアス
−Vbbが−2Vtに達した後は、電源供給用の接続
点６０がターンオフすることにより、リング発振
器がデイスエーブル（機能阻止）状態となり、ま
つたく電力を消費しなくなる。

サブストレートバイアスの漏洩電流は原則的に
は動作メモリサイクル期間中に発生するので、第
４図に示すポンプ回路１７，１８を付加して、チ
ツプ入力８０，８１におよびがそれぞ
れ現われたときにサブストレートをポンピングす
るように構成する。これらの入力８０，８１は非
動作期間中は高レベルであり、インバータ８３に
より接続点８２を低レベルに保持する。これによ
りトランジスタ８４がオフ状態にトランジスタ８
５がオン状態となり、接続点８６およびコンデン
サ８７に蓄積された電荷を放電させる。コンデン
サ８７の他方の側の接続点８８は負電位に維持さ
れているが、この接続点８８が正電位になろうと
すると、該接続点８８はトランジスタ８９を通じ
て接地される。また、サブストレート１０が接続
点８８よりも高い正電位となつたときには、トラ
ンジスタ９０はダイオードとして導通する。
RASが立ち下がり、リードもしくはライトアク
セス（あるいはリフレツシユ）を開始すると、ト
ランジスタ８４，８５はスイツチングして接続点
８６はVddまで充電される。動サイクル期間中は
多数の内部クロツクが生成され、チツプ内の多く
のトランジスタの状態がスイツチングするので、
サブストレートバイアス漏洩電流が発生する。こ
の漏洩電流を補償するためには、（もしく
は）が第４図に示す回路にて高レベルにな
つたときに、トランジスタ８５がターンオンし、
かつトランジスタ８４のゲート電圧が下降するに
ともなつて、接続点８６は低レベルとなる。なお
トランジスタ８４のゲートはコンデンサ９１によ
りVdd以上に持ち上げられていたことから、全電
源電圧がコンデンサ８７に蓄積されている。接続
点８６が低レベルになると、接続点８８を−Vdd
に引つ張つて、サブストレート１０を負にポンピ
ングする。同様にが立ち上がると、他の負
のパルスが第４図の回路１８からサブストレート
１０に対して供給される。単独供給のリフ
レツシユ期間が長引いても、は降下せず、
ポンピングはたとえば２／256ｍｓすなわち7.8マ
イクロ秒に１回のリフレツシユ率で行なわれる。
またリードまたはライトアクセスを急速に実行す
る期間中は、回路１７，１８によるポンピング率
はメモリサイクル期間と同程度であつてもよい。
すなわち例えばとの両者が300ナノ秒毎
に発生するようにしてもよい。さらにページモー
ド動作期間には、は50ナノ秒毎に発生する
バースト信号としてもよい。かくして、ポンピン
グ率は各メモリに特有の動作条件に応じて自動的
に調節される。

［発明の効果］ 本発明によるダイナミツクRAM用サブストレ
ートバイアス発生器は、上記のように電源起動期
間のみ動作し所望のバツクバイアスを速やかに発
生すべく、高い周波数の発振器および低いインピ
ーダンスの駆動回路を用いて、必要なバイアス値
に達したらただちにカツトオフされて電力を節約
するようにした第１のポンプ回路と、低い周波数
の発振器および高いインピーダンスの駆動回路を
用いて小さな持続電流を発生することによりアイ
ドル期間中の漏洩電流を補償する第２のポンプ回
路と、必要とされる場合のみメモリの実際の動作
条件に依存した度合で発生するおよび
により駆動される第３のポンプ回路とにより構成
したので、電力消費をできるだけ少なくし、しか
も電源オン時にサブストレートバイアスを速やか
に確立することができるとともに、種々の動作条
件を補償しうるという効果がある。

【図面の簡単な説明】

第１図は本発明によるサブストレートポンプ回
路を用いることのできるメモリデバイスを示すブ
ロツク図、第２図はサブストレートポンプ回路の
一実施例を示す概略的な電気回路図、第３図はサ
ブストレートポンプ回路の他の実施例を示す概略
的な電気回路図、第４図は第１図のサブストレー
トポンプ回路の更に他の実施例を示す概略的な電
気回路図である。 １０……サブストレート、１１……ダイナミツ
クRAMアレイ、１５，１６，１７，１８……ポ
ンプ回路、１９……発振器、６５……検出回路、
RAS……行アドレスストローブ、……列ア
ドレスストローブ。

Claims (1)

1. 【特許請求の範囲】 １ 半導体サブストレート上に形成されたサブス
   トレートバイアス発生回路を有し、 上記サブストレートバイアス発生回路は、 (a) 持続ポンプ電流を生成し、該電流をサブスト
   レートに対して供給する持続ポンプ回路と、 (b) 制御可能ポンプ電流を生成し、該電流をサブ
   ストレートに対して供給する制御可能ポンプ回
   路と、 (c) サブストレートに接続され、サブストレート
   バイアス発生回路への電源供給開始時以降の所
   定期間におけるサブストレート電圧に対応する
   検出信号を生成する検出回路と、 (d) 検出回路からの特定値に到達した検出信号に
   応答して、制御可能ポンプ回路の動作を停止さ
   せる制御回路と を含んで成る半導体装置。