JPH06215563A - セルプレート電圧初期セットアップ回路 - Google Patents
セルプレート電圧初期セットアップ回路Info
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- JPH06215563A JPH06215563A JP4268759A JP26875992A JPH06215563A JP H06215563 A JPH06215563 A JP H06215563A JP 4268759 A JP4268759 A JP 4268759A JP 26875992 A JP26875992 A JP 26875992A JP H06215563 A JPH06215563 A JP H06215563A
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Abstract
(57)【要約】
【目的】セルプレートの全キャパシタンスが増加して
も、高速な立ち上げが可能でしかも、待機時の電力損失
を大幅に減らすことができるセルプレート電圧初期セッ
トアップ回路を提供する。 【構成】セルプレートノードＶｃｐに出力端子が接続さ
れた駆動能力の大きい第１電圧発生器２と、該第１電圧
発生器２より駆動能力の小さい第２電圧発生器３と、上
記第１電圧発生器２と電源Ｖｃｃ間に第１スイッチング
素子ＭＰ２を接続する構成と、上記第２電圧発生器３の
出力側とＶｃｐノード間に第２スイッチング素子ＭＰ３
とＭＮ３を接続する構成と、上記Ｖｃｐノードとクロッ
ク信号ＣＬＫ１に入力が接続されその出力が上記第１お
よび第２スイッチング素子の制御端子に接続された制御
信号発生器４を備え、かつ、該制御信号発生器４は、上
記セルプレートの初期充電時は上記第１電圧発生器２が
Ｖｃｐノードに接続されて充電を行い、所定レベルまで
充電した後の待機状態では、上記第１電圧発生器２を切
離し上記第２電圧発生器３によりＶｃｐノードに電圧を
与える手段を備えることとする。
も、高速な立ち上げが可能でしかも、待機時の電力損失
を大幅に減らすことができるセルプレート電圧初期セッ
トアップ回路を提供する。 【構成】セルプレートノードＶｃｐに出力端子が接続さ
れた駆動能力の大きい第１電圧発生器２と、該第１電圧
発生器２より駆動能力の小さい第２電圧発生器３と、上
記第１電圧発生器２と電源Ｖｃｃ間に第１スイッチング
素子ＭＰ２を接続する構成と、上記第２電圧発生器３の
出力側とＶｃｐノード間に第２スイッチング素子ＭＰ３
とＭＮ３を接続する構成と、上記Ｖｃｐノードとクロッ
ク信号ＣＬＫ１に入力が接続されその出力が上記第１お
よび第２スイッチング素子の制御端子に接続された制御
信号発生器４を備え、かつ、該制御信号発生器４は、上
記セルプレートの初期充電時は上記第１電圧発生器２が
Ｖｃｐノードに接続されて充電を行い、所定レベルまで
充電した後の待機状態では、上記第１電圧発生器２を切
離し上記第２電圧発生器３によりＶｃｐノードに電圧を
与える手段を備えることとする。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（Ｄynamic
Ｒandom Ａccess Ｍemory）のセルキャパシタのプレー
ト（Ｐlate）電極を充電する初期セットアップ（Ｓet-u
p）回路に係り、特に大容量ＤＲＡＭの高速立ち上げ、
待機（Ｓtand-by）時の低損失化に好適な初期セットア
ップ回路に関する。
Ｒandom Ａccess Ｍemory）のセルキャパシタのプレー
ト（Ｐlate）電極を充電する初期セットアップ（Ｓet-u
p）回路に係り、特に大容量ＤＲＡＭの高速立ち上げ、
待機（Ｓtand-by）時の低損失化に好適な初期セットア
ップ回路に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭではメモリセルのキャパ
シタのプレート電極を（１／２）Ｖｃｃ（Ｖｃｃは電源
電圧）でプリーチャージさせて動作させるようになる
が、ＤＲＡＭに電源電圧が印加され各部の電圧が安定に
されるまでは、セルプレートをグラウンド状態に維持し
ておいて、その後にセルプレートの電圧発生器を動作さ
せてセルプレートに電圧を印加していたものである。こ
のような従来技術においては、図５に示したような回路
を使用してセルプレートを充電していた。同図に示すよ
うに、従来の回路は、セルプレート電圧発生器１と、セ
ルプレート電圧発生器１の出力をＶｃｐ端子（セルプレ
ート電極に接続されている電極端子）に接続したり切離
したりする作用をするスイッチングトランジスタＭＮ
１、ＭＰ１と、Ｖｃｐ端子を接地するスイッチングトラ
ンジスタＭＮ２で構成されている。図６は従来の回路の
動作を説明するためのタイミング図である。Ｐ信号は、
電源電圧が印加される状態を表わすものであり、Ｐ−Ｕ
信号は、電源電圧が印加されて安定な状態になるとハイ
になり、バックバイアス電圧発生器（Ｂack Ｂias Ｖol
tage Ｇenerator）のＶｂｂ電圧がセットアップされる
と、再びローになる信号である。ここにバックバイアス
電圧とは半導体基板のバイアス電圧である。このＰ−Ｕ
信号がハイになっている間、Ａノードとセルプレート端
であるＶｃｐノードはＭＮ１およびＭＰ１によって切離
され、ＶｃｐノードはＭＮ２によって接地状態に維持さ
れる。
シタのプレート電極を（１／２）Ｖｃｃ（Ｖｃｃは電源
電圧）でプリーチャージさせて動作させるようになる
が、ＤＲＡＭに電源電圧が印加され各部の電圧が安定に
されるまでは、セルプレートをグラウンド状態に維持し
ておいて、その後にセルプレートの電圧発生器を動作さ
せてセルプレートに電圧を印加していたものである。こ
のような従来技術においては、図５に示したような回路
を使用してセルプレートを充電していた。同図に示すよ
うに、従来の回路は、セルプレート電圧発生器１と、セ
ルプレート電圧発生器１の出力をＶｃｐ端子（セルプレ
ート電極に接続されている電極端子）に接続したり切離
したりする作用をするスイッチングトランジスタＭＮ
１、ＭＰ１と、Ｖｃｐ端子を接地するスイッチングトラ
ンジスタＭＮ２で構成されている。図６は従来の回路の
動作を説明するためのタイミング図である。Ｐ信号は、
電源電圧が印加される状態を表わすものであり、Ｐ−Ｕ
信号は、電源電圧が印加されて安定な状態になるとハイ
になり、バックバイアス電圧発生器（Ｂack Ｂias Ｖol
tage Ｇenerator）のＶｂｂ電圧がセットアップされる
と、再びローになる信号である。ここにバックバイアス
電圧とは半導体基板のバイアス電圧である。このＰ−Ｕ
信号がハイになっている間、Ａノードとセルプレート端
であるＶｃｐノードはＭＮ１およびＭＰ１によって切離
され、ＶｃｐノードはＭＮ２によって接地状態に維持さ
れる。
【０００３】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍのメモリ容量が増加するにつれてセルが多くなり、セ
ルキャパシタのプレート電極の全キャパシタンスは増加
する。それ故、すべてのセルプレートを速い時間内に充
電させるためには、駆動能力の大きいドライバーが必要
になる。しかし、駆動能力の大きいドライバーは待機状
態においても継続して動作させなければならないので、
待機時の電力損失が大きくならざるを得えなかった。本
発明の目的は、セルプレートの全キャパシタンスが増加
しても、高速な立ち上げが可能でしかも、待機時の電力
損失を大幅に減らすことができるセルプレート電圧初期
セットアップ回路を提供することにある。
Ｍのメモリ容量が増加するにつれてセルが多くなり、セ
ルキャパシタのプレート電極の全キャパシタンスは増加
する。それ故、すべてのセルプレートを速い時間内に充
電させるためには、駆動能力の大きいドライバーが必要
になる。しかし、駆動能力の大きいドライバーは待機状
態においても継続して動作させなければならないので、
待機時の電力損失が大きくならざるを得えなかった。本
発明の目的は、セルプレートの全キャパシタンスが増加
しても、高速な立ち上げが可能でしかも、待機時の電力
損失を大幅に減らすことができるセルプレート電圧初期
セットアップ回路を提供することにある。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、例えば図１に示すように、セルプレー
トノードＶｃｐに出力端子が接続された駆動能力の大き
い第１電圧発生器２と、該第１電圧発生器２より駆動能
力の小さい第２電圧発生器３と、上記第１電圧発生器２
と電源Ｖｃｃ間に第１スイッチング素子ＭＰ２を接続す
る構成と、上記第２電圧発生器３の出力側とＶｃｐノー
ド間に第２スイッチング素子ＭＰ３とＭＮ３を接続する
構成と、上記Ｖｃｐノードとクロック信号ＣＬＫ１に入
力が接続されその出力が上記第１および第２スイッチン
グ素子の制御端子に接続された制御信号発生器４を備
え、かつ、該制御信号発生器４は、上記セルプレートの
初期充電時は上記第１電圧発生器２がＶｃｐノードに接
続されて充電を行い、所定レベルまで充電した後の待機
状態では、上記第１電圧発生器２を切離し上記第２電圧
発生器３によりＶｃｐノードに電圧を与える手段を備え
ることとする。ここで、上記制御信号発生器４として
は、Ｖｃｐノードに接続されてＶｃｐノードの電圧状態
に従って論理信号を発生するＶｃｐセンサ４４と、該Ｖ
ｃｐセンサ４４の出力信号とクロック信号ＣＬＫ１との
入力により、第１および第２スイッチング素子にスイッ
チング制御信号を出力するＲＳラッチ回路５を備える構
成とすればよい。
め、本発明では、例えば図１に示すように、セルプレー
トノードＶｃｐに出力端子が接続された駆動能力の大き
い第１電圧発生器２と、該第１電圧発生器２より駆動能
力の小さい第２電圧発生器３と、上記第１電圧発生器２
と電源Ｖｃｃ間に第１スイッチング素子ＭＰ２を接続す
る構成と、上記第２電圧発生器３の出力側とＶｃｐノー
ド間に第２スイッチング素子ＭＰ３とＭＮ３を接続する
構成と、上記Ｖｃｐノードとクロック信号ＣＬＫ１に入
力が接続されその出力が上記第１および第２スイッチン
グ素子の制御端子に接続された制御信号発生器４を備
え、かつ、該制御信号発生器４は、上記セルプレートの
初期充電時は上記第１電圧発生器２がＶｃｐノードに接
続されて充電を行い、所定レベルまで充電した後の待機
状態では、上記第１電圧発生器２を切離し上記第２電圧
発生器３によりＶｃｐノードに電圧を与える手段を備え
ることとする。ここで、上記制御信号発生器４として
は、Ｖｃｐノードに接続されてＶｃｐノードの電圧状態
に従って論理信号を発生するＶｃｐセンサ４４と、該Ｖ
ｃｐセンサ４４の出力信号とクロック信号ＣＬＫ１との
入力により、第１および第２スイッチング素子にスイッ
チング制御信号を出力するＲＳラッチ回路５を備える構
成とすればよい。
【０００５】あるいは上記目的を達成するため、本発明
では、例えば図３に示すように、駆動能力の大きい第１
電圧発生器２と、該第１電圧発生器２より駆動能力の小
さい第２電圧発生器３と、クロック信号ＣＬＫ１とセル
プレートＶｃｐからの所定の電圧レベルを受けることに
よりスイッチ素子を制御する制御信号を発生させる制御
信号発生器４と、上記第１電圧発生器２の出力端子は第
３スイッチング素子ＭＮ４とＭＰ４、および第４スイッ
チング素子ＭＰ５とＭＮ５を介して上記セルプレートＶ
ｃｐに直列に接続する構成と、上記第２電圧発生器３の
出力端子は第２スイッチング素子ＭＰ６とＭＮ６を介し
てセルプレートＶｃｐに接続する構成と、上記クロック
信号ＣＬＫ１により上記第３スイッチング素子を制御す
るとともに、上記制御信号発生器４の制御信号によって
上記第２スイッチング素子および第４スイッチング素子
を制御する構成を備え、かつ、上記制御信号発生器４
は、上記セルプレートの初期充電時は上記第１電圧発生
器２がＶｃｐノードに接続されて充電を行い、所定レベ
ルまで充電した後の待機状態では、上記第１電圧発生器
２を切離し上記第２電圧発生器３によりＶｃｐノードに
電圧を与える手段を備えることとする。なお、本発明に
おいては、上記第３のスイッチング素子と第４のスイッ
チング素子との接続点を外部への出力端子に接続するこ
とにより、Ｖｃｐノードとは別の上記出力端子に上記第
１電圧発生器の出力電圧を適用し、これを利用すること
ができる利点がある。本発明の構成の場合に、上記制御
信号発生器としては、Ｖｃｐノードに接続されてＶｃｐ
ノードの電圧状態に従って論理信号を発生するＶｃｐセ
ンサ４４と、上記Ｖｃｐセンサ４４の出力信号とクロッ
ク信号ＣＬＫ１との入力により、第４および第２スイッ
チング素子にスイッチング制御信号を出力するＲＳラッ
チ回路５を備える構成とすれはよい。
では、例えば図３に示すように、駆動能力の大きい第１
電圧発生器２と、該第１電圧発生器２より駆動能力の小
さい第２電圧発生器３と、クロック信号ＣＬＫ１とセル
プレートＶｃｐからの所定の電圧レベルを受けることに
よりスイッチ素子を制御する制御信号を発生させる制御
信号発生器４と、上記第１電圧発生器２の出力端子は第
３スイッチング素子ＭＮ４とＭＰ４、および第４スイッ
チング素子ＭＰ５とＭＮ５を介して上記セルプレートＶ
ｃｐに直列に接続する構成と、上記第２電圧発生器３の
出力端子は第２スイッチング素子ＭＰ６とＭＮ６を介し
てセルプレートＶｃｐに接続する構成と、上記クロック
信号ＣＬＫ１により上記第３スイッチング素子を制御す
るとともに、上記制御信号発生器４の制御信号によって
上記第２スイッチング素子および第４スイッチング素子
を制御する構成を備え、かつ、上記制御信号発生器４
は、上記セルプレートの初期充電時は上記第１電圧発生
器２がＶｃｐノードに接続されて充電を行い、所定レベ
ルまで充電した後の待機状態では、上記第１電圧発生器
２を切離し上記第２電圧発生器３によりＶｃｐノードに
電圧を与える手段を備えることとする。なお、本発明に
おいては、上記第３のスイッチング素子と第４のスイッ
チング素子との接続点を外部への出力端子に接続するこ
とにより、Ｖｃｐノードとは別の上記出力端子に上記第
１電圧発生器の出力電圧を適用し、これを利用すること
ができる利点がある。本発明の構成の場合に、上記制御
信号発生器としては、Ｖｃｐノードに接続されてＶｃｐ
ノードの電圧状態に従って論理信号を発生するＶｃｐセ
ンサ４４と、上記Ｖｃｐセンサ４４の出力信号とクロッ
ク信号ＣＬＫ１との入力により、第４および第２スイッ
チング素子にスイッチング制御信号を出力するＲＳラッ
チ回路５を備える構成とすれはよい。
【０００６】
【作用】本発明は、初期セットアップ時には、駆動能力
の大きい電圧発生器を使用して所定レベルに充電させ、
待機状態では、駆動能力の小さい電圧発生器だけで動作
させるようにしたものである。すなわち、初期セットア
ップ時に、駆動能力の大きい電圧発生器をセルプレート
ノードＶｃｐに接続することにより、メモリ容量が大き
く、セルプレートノードＶｃｐの全キャパシタンスが大
きい場合でも高速にセルプレートノードＶｃｐの電圧を
立ち上げることが可能になる。またこの立ち上げにより
セルプレートノードＶｃｐの電圧が所定の電圧に上昇し
て待機状態に達した時点で駆動能力の大きい電圧発生器
をセルプレートノードＶｃｐから切離し、比較的に小さ
い容量の電圧発生器に切り替え接続することにより、待
機状態における電力損失を大幅に減少させることが可能
になる。これらの電圧発生器のセルプレートノードＶｃ
ｐへの接続、切り替え、電圧印加は回路構成要素として
のスイッチング素子のターンオン、ターンオフ制御によ
り行う。そしてこの制御のタイミングを、制御信号発生
器がクロック信号ＣＬＫ１やセルプレートノードＶｃｐ
の電圧の入力信号を基礎に、その出力信号により制御す
るものである。その細部動作の説明は次項の実施例の説
明で明らかであると思われる。
の大きい電圧発生器を使用して所定レベルに充電させ、
待機状態では、駆動能力の小さい電圧発生器だけで動作
させるようにしたものである。すなわち、初期セットア
ップ時に、駆動能力の大きい電圧発生器をセルプレート
ノードＶｃｐに接続することにより、メモリ容量が大き
く、セルプレートノードＶｃｐの全キャパシタンスが大
きい場合でも高速にセルプレートノードＶｃｐの電圧を
立ち上げることが可能になる。またこの立ち上げにより
セルプレートノードＶｃｐの電圧が所定の電圧に上昇し
て待機状態に達した時点で駆動能力の大きい電圧発生器
をセルプレートノードＶｃｐから切離し、比較的に小さ
い容量の電圧発生器に切り替え接続することにより、待
機状態における電力損失を大幅に減少させることが可能
になる。これらの電圧発生器のセルプレートノードＶｃ
ｐへの接続、切り替え、電圧印加は回路構成要素として
のスイッチング素子のターンオン、ターンオフ制御によ
り行う。そしてこの制御のタイミングを、制御信号発生
器がクロック信号ＣＬＫ１やセルプレートノードＶｃｐ
の電圧の入力信号を基礎に、その出力信号により制御す
るものである。その細部動作の説明は次項の実施例の説
明で明らかであると思われる。
【０００７】
【実施例】図１は本発明の第１実施例を図示したもので
ある。図１に示すように、第１電圧発生器２は第１スイ
ッチング素子ＭＰ２を介して電源Ｖｃｃに接続され、一
方、その第１電圧発生器２の出力端子はＶｃｐノードに
接続される。また、第２電圧発生器３の出力端子は第２
スイッチング素子ＭＰ３、ＭＮ３を介してＶｃｐノード
に接続される。制御信号発生器４については、第１入力
４１がＶｃｐノードに接続され、第２入力４２がクロッ
ク信号ＣＬＫ１に接続され、その出力信号４３である制
御信号は第２スイッチング素子ＭＮ３の制御電極に接続
され、またノアゲートＮＯＲ３とインバータＩｎｖ４を
介して第１スイッチング素子ＭＰ２の制御電極に接続さ
れる。そして制御信号発生器４の制御信号としての出力
信号４３ａは第２スイッチング素子ＭＰ３の制御電極に
接続される。また制御信号発生器４は、Ｖｃｐノードに
接続されてＶｃｐノードの電圧変化を検出するＶｃｐセ
ンサ４４と、Ｖｃｐセンサの出力をインバータＩｎｖ１
を介してＲ入力端子に受け、クロック信号ＣＬＫ１をＳ
入力端子に受けるＲＳラッチ回路５と、このラッチのＱ
＊（Ｈノード）およびＱ（Ｂノード）出力に接続された
バッファ用インバータＩｎｖ２、Ｉｎｖ３とで構成され
る。
ある。図１に示すように、第１電圧発生器２は第１スイ
ッチング素子ＭＰ２を介して電源Ｖｃｃに接続され、一
方、その第１電圧発生器２の出力端子はＶｃｐノードに
接続される。また、第２電圧発生器３の出力端子は第２
スイッチング素子ＭＰ３、ＭＮ３を介してＶｃｐノード
に接続される。制御信号発生器４については、第１入力
４１がＶｃｐノードに接続され、第２入力４２がクロッ
ク信号ＣＬＫ１に接続され、その出力信号４３である制
御信号は第２スイッチング素子ＭＮ３の制御電極に接続
され、またノアゲートＮＯＲ３とインバータＩｎｖ４を
介して第１スイッチング素子ＭＰ２の制御電極に接続さ
れる。そして制御信号発生器４の制御信号としての出力
信号４３ａは第２スイッチング素子ＭＰ３の制御電極に
接続される。また制御信号発生器４は、Ｖｃｐノードに
接続されてＶｃｐノードの電圧変化を検出するＶｃｐセ
ンサ４４と、Ｖｃｐセンサの出力をインバータＩｎｖ１
を介してＲ入力端子に受け、クロック信号ＣＬＫ１をＳ
入力端子に受けるＲＳラッチ回路５と、このラッチのＱ
＊（Ｈノード）およびＱ（Ｂノード）出力に接続された
バッファ用インバータＩｎｖ２、Ｉｎｖ３とで構成され
る。
【０００８】図２は図１のセットアップ回路の動作を説
明するためのタイミング図である。
明するためのタイミング図である。
【０００９】図２と図１を参照しながらセルプレート電
圧初期セットアップ回路の動作を次に説明する。Ｐ信号
は、図６におけるように、電源電圧Ｖｃｃの印加される
状態を表わす波形であり、一方、ＣＬＫ１信号は、Ｐ信
号と共にハイに増加し、バックバイアス電圧発生器のＶ
ｂｂ電圧がセットアップされると、ローに落ちる。もし
ＣＬＫ１信号がハイ状態ならば、Ｅノードはローにな
り、Ｆノードはハイになり、ＭＰ２がオフ状態にある。
ＣＬＫ１がローに変わると、ＭＰ２がターンオン状態に
なり、Ｖｃｃ電圧が第１電圧発生器２に印加され動作を
始めてＶｃｐノードを充電させるようになる。Ｖｃｐノ
ードの電圧が図２のＶｃｐ信号波形のように増加し始め
て所定のレベルに上昇すると、Ｖｃｐセンサがハイ状態
からローに落ちるようになり、ＲＳラッチ回路５のＲ入
力にハイが入力されてリセットされ、ＣノードとＤノー
ドの論理レベルが互いに反対になる。すなわち、ハイレ
ベルにあったものはローレベルになり、ローレベルにあ
ったものはハイレベルに変る。ＲＳラッチのＳ入力端子
にＣＬＫ１が入力されてセットされている場合は、Ｃノ
ードはハイ状態、Ｄノードはロー状態になり、第２スイ
ッチング素子ＭＰ３、ＭＮ３がターンオフ状態になる。
また、ＲＳラッチのＲ入力端子にＶｃｐセンサからの出
力がインバータＩｎｖ１を介して入力されると、ＲＳラ
ッチがリセットされてＣノードがローになりＤノードが
ハイに変って、第２スイッチング素子がターンオンされ
て第２電圧発生器がＶｃｐノードに接続される。また、
Ｄノードがハイになると、Ｅノードはローに、Ｆノード
はハイになって第１スイッチング素子がターンオフさ
れ、第１電圧発生器が駆動されないようになる。
圧初期セットアップ回路の動作を次に説明する。Ｐ信号
は、図６におけるように、電源電圧Ｖｃｃの印加される
状態を表わす波形であり、一方、ＣＬＫ１信号は、Ｐ信
号と共にハイに増加し、バックバイアス電圧発生器のＶ
ｂｂ電圧がセットアップされると、ローに落ちる。もし
ＣＬＫ１信号がハイ状態ならば、Ｅノードはローにな
り、Ｆノードはハイになり、ＭＰ２がオフ状態にある。
ＣＬＫ１がローに変わると、ＭＰ２がターンオン状態に
なり、Ｖｃｃ電圧が第１電圧発生器２に印加され動作を
始めてＶｃｐノードを充電させるようになる。Ｖｃｐノ
ードの電圧が図２のＶｃｐ信号波形のように増加し始め
て所定のレベルに上昇すると、Ｖｃｐセンサがハイ状態
からローに落ちるようになり、ＲＳラッチ回路５のＲ入
力にハイが入力されてリセットされ、ＣノードとＤノー
ドの論理レベルが互いに反対になる。すなわち、ハイレ
ベルにあったものはローレベルになり、ローレベルにあ
ったものはハイレベルに変る。ＲＳラッチのＳ入力端子
にＣＬＫ１が入力されてセットされている場合は、Ｃノ
ードはハイ状態、Ｄノードはロー状態になり、第２スイ
ッチング素子ＭＰ３、ＭＮ３がターンオフ状態になる。
また、ＲＳラッチのＲ入力端子にＶｃｐセンサからの出
力がインバータＩｎｖ１を介して入力されると、ＲＳラ
ッチがリセットされてＣノードがローになりＤノードが
ハイに変って、第２スイッチング素子がターンオンされ
て第２電圧発生器がＶｃｐノードに接続される。また、
Ｄノードがハイになると、Ｅノードはローに、Ｆノード
はハイになって第１スイッチング素子がターンオフさ
れ、第１電圧発生器が駆動されないようになる。
【００１０】図３は、本発明のセルプレート電圧初期セ
ットアップ回路の第２実施例である。この実施例におい
ては第１電圧発生器が連続的に駆動され、Ｖｃｐノード
以外にも電圧を供給するように構成したものである。こ
こで、第２電圧発生器３の接続は第１実施例と同じであ
り、第１電圧発生器２の出力端子が第３のスイッチング
素子ＭＮ４とＭＰ４および第４のスイッチング素子ＭＰ
５とＭＮ５を介してＶｃｐノードに接続される。そして
第３のスイッチング素子はクロック信号ＣＬＫ１によっ
て制御され、第４のスイッチング素子は制御信号発生器
４の出力４３によって制御される。
ットアップ回路の第２実施例である。この実施例におい
ては第１電圧発生器が連続的に駆動され、Ｖｃｐノード
以外にも電圧を供給するように構成したものである。こ
こで、第２電圧発生器３の接続は第１実施例と同じであ
り、第１電圧発生器２の出力端子が第３のスイッチング
素子ＭＮ４とＭＰ４および第４のスイッチング素子ＭＰ
５とＭＮ５を介してＶｃｐノードに接続される。そして
第３のスイッチング素子はクロック信号ＣＬＫ１によっ
て制御され、第４のスイッチング素子は制御信号発生器
４の出力４３によって制御される。
【００１１】第２実施例を説明するためのタイミング図
が図４である。この実施例では、第１電圧発生器は電源
が投入される時点から駆動されて出力電圧を発生する
が、ＣＬＫ１信号がハイ状態にある間は第３スイッチン
グ素子がターンオフ状態にあるので、第１電圧発生器は
ＶｏｕｔノードおよびＶｃｐノードの両方から切り離さ
れている。しかし、ＣＬＫ１信号がローレベルになる
と、第３スイッチング素子がターンオンされてＶｏｕｔ
ノードに電圧が供給される。この状態のもとで、制御信
号発生器の出力は、Ｃノードがハイ、Ｄノードがロー状
態であるので、第４スイッチング素子はオン状態にな
り、ＶｃｐノードにもＶｏｕｔと同じ電圧が供給されて
セルプレートを充電する。Ｖｃｐノード電圧が所定レベ
ルに増加するようになると、第１実施例で説明したよう
に、ＲＳラッチがリセットされてＣとＤノードの論理レ
ベルが変るので、第４スイッチング素子はターンオフに
なり第２スイッチング素子はターンオンされて、第２電
圧発生器はＶｃｐノードに継続的に接続されるようにな
る。図４は、Ｖｃｐノードの波形が上昇したことに伴っ
てＣとＤノードのタイミングパターンが変化される現象
を示している。第１および第２実施例でＶｃｐノードは
ＣＬＫ１信号がハイになっている間はＭＯＳトランジス
タによって接地されていることは従来の技術と同じであ
る。
が図４である。この実施例では、第１電圧発生器は電源
が投入される時点から駆動されて出力電圧を発生する
が、ＣＬＫ１信号がハイ状態にある間は第３スイッチン
グ素子がターンオフ状態にあるので、第１電圧発生器は
ＶｏｕｔノードおよびＶｃｐノードの両方から切り離さ
れている。しかし、ＣＬＫ１信号がローレベルになる
と、第３スイッチング素子がターンオンされてＶｏｕｔ
ノードに電圧が供給される。この状態のもとで、制御信
号発生器の出力は、Ｃノードがハイ、Ｄノードがロー状
態であるので、第４スイッチング素子はオン状態にな
り、ＶｃｐノードにもＶｏｕｔと同じ電圧が供給されて
セルプレートを充電する。Ｖｃｐノード電圧が所定レベ
ルに増加するようになると、第１実施例で説明したよう
に、ＲＳラッチがリセットされてＣとＤノードの論理レ
ベルが変るので、第４スイッチング素子はターンオフに
なり第２スイッチング素子はターンオンされて、第２電
圧発生器はＶｃｐノードに継続的に接続されるようにな
る。図４は、Ｖｃｐノードの波形が上昇したことに伴っ
てＣとＤノードのタイミングパターンが変化される現象
を示している。第１および第２実施例でＶｃｐノードは
ＣＬＫ１信号がハイになっている間はＭＯＳトランジス
タによって接地されていることは従来の技術と同じであ
る。
【００１２】
【発明の効果】以上説明したように本発明によれば、大
きな駆動能力の電圧発生器によって初期のセットアップ
が行われるので、メモリ容量の増加に伴ってプレート電
極のキャパシタンスはたとえ増加しても、セットアップ
時間は大幅に減少できるとともに待機時間における電力
損失も減らすことができる。
きな駆動能力の電圧発生器によって初期のセットアップ
が行われるので、メモリ容量の増加に伴ってプレート電
極のキャパシタンスはたとえ増加しても、セットアップ
時間は大幅に減少できるとともに待機時間における電力
損失も減らすことができる。
【図１】本発明の第１実施例を表わす回路図。
【図２】図１の動作説明のためのタイミング図。
【図３】本発明の第２実施例を表わす回路図。
【図４】図３の動作説明のためのタイミング図。
【図５】従来のセルプレート電圧セットアップ回路図。
【図６】図５の動作説明のためのタイミング図。
ＭＰ１〜ＭＰ６、ＭＮ１〜ＭＮ６…トランジスタ Ｉｎｖ…インバータ Ｖｃｐ…セルプレートノード ＣＬＫ１…クロック信号 １…電圧発生器 ２…第１電圧発生器 ３…第２電圧発生器 ４…制御信号発生器 ５…ＲＳラッチ ４１…制御信号発生器への第１入力 ４２…制御信号発生器への第２入力 ４３、４３ａ…制御信号発生器の出力制御信号 ４４…Ｖｃｐセンサ
Claims (4)
- 【請求項１】半導体メモリセルキャパシタのプレート電
極を初期に所定の電圧に充電させるためのセルプレート
電圧初期セットアップ回路において、 セルプレートノードＶｃｐに出力端子が接続された駆動
能力の大きい第１電圧発生器と、 該第１電圧発生器より駆動能力の小さい第２電圧発生器
と、 上記第１電圧発生器と電源Ｖｃｃ間に第１スイッチング
素子を接続する構成と、 上記第２電圧発生器の出力側とＶｃｐノード間に第２ス
イッチング素子を接続する構成と、 上記Ｖｃｐノードとクロック信号ＣＬＫ１に入力が接続
されその出力が上記第１および第２スイッチング素子の
制御端子に接続された制御信号発生器を備え、かつ、 該制御信号発生器は、上記セルプレートの初期充電時は
上記第１電圧発生器がＶｃｐノードに接続されて充電を
行い、所定レベルまで充電した後の待機状態では、上記
第１電圧発生器を切離し上記第２電圧発生器によりＶｃ
ｐノードに電圧を与える手段を備えることを特徴とする
セルプレート電圧初期セットアップ回路。 - 【請求項２】セルプレートを初期に所定の電圧に充電す
るためのセルプレート電圧初期セットアップ回路におい
て、 駆動能力の大きい第１電圧発生器と、 該第１電圧発生器より駆動能力の小さい第２電圧発生器
と、 クロック信号とセルプレートからの所定の電圧レベルを
受けることによりスイッチ素子を制御する制御信号を発
生させる制御信号発生器と、 上記第１電圧発生器の出力端子は第３スイッチング素子
と第４スイッチング素子を介して上記セルプレートに直
列に接続する構成と、 上記第２電圧発生器の出力端子は第２スイッチング素子
を介してセルプレートに接続する構成と、 上記クロック信号ＣＬＫ１により上記第３スイッチング
素子を制御するとともに、上記制御信号発生器の制御信
号によって上記第２スイッチング素子および第４スイッ
チング素子を制御する構成を備え、かつ、 上記制御信号発生器は、上記セルプレートの初期充電時
は上記第１電圧発生器がＶｃｐノードに接続されて充電
を行い、所定レベルまで充電した後の待機状態では、上
記第１電圧発生器を切離し上記第２電圧発生器によりＶ
ｃｐノードに電圧を与える手段を備えることを特徴とす
るセルプレート電圧初期セットアップ回路。 - 【請求項３】請求項１記載のセルプレート電圧初期セッ
トアップ回路において、上記制御信号発生器が、 Ｖｃｐノードに接続されてＶｃｐノードの電圧状態に従
って論理信号を発生するＶｃｐセンサと、 上記Ｖｃｐセンサの出力信号とクロック信号との入力に
より、第１および第２スイッチング素子にスイッチング
制御信号を出力するＲＳラッチ回路を備えることを特徴
とするセルプレート電圧初期セットアップ回路。 - 【請求項４】請求項２記載のセルプレート電圧初期セッ
トアップ回路において、上記制御信号発生器が、 Ｖｃｐノードに接続されてＶｃｐノードの電圧状態に従
って論理信号を発生するＶｃｐセンサと、 上記Ｖｃｐセンサの出力信号とクロック信号ＣＬＫ１と
の入力により、第４および第２スイッチング素子にスイ
ッチング制御信号を出力するＲＳラッチ回路を備えるこ
とを特徴とするセルプレート電圧初期セットアップ回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910016701U KR940004482Y1 (ko) | 1991-10-10 | 1991-10-10 | 셑 플레이트 전압 초기 셑업회로 |
| KR1991-16701 | 1991-10-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215563A true JPH06215563A (ja) | 1994-08-05 |
| JP3285393B2 JP3285393B2 (ja) | 2002-05-27 |
Family
ID=19320321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26875992A Expired - Lifetime JP3285393B2 (ja) | 1991-10-10 | 1992-10-07 | セルプレート電圧初期セットアップ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5305270A (ja) |
| JP (1) | JP3285393B2 (ja) |
| KR (1) | KR940004482Y1 (ja) |
| DE (1) | DE4232819B4 (ja) |
| TW (1) | TW248622B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980063602A (ko) * | 1996-12-02 | 1998-10-07 | 가나이쓰토무 | 반도체기억장치 |
| JPH11312387A (ja) * | 1998-03-27 | 1999-11-09 | Siemens Ag | 多重電圧発生回路チップ内の電圧発生回路を制御するための装置及びダイナミックランダムアクセスメモリ（ｄｒａｍ）チップ |
| US7200051B2 (en) | 2004-06-11 | 2007-04-03 | Fujitsu Limited | Semiconductor integrated circuit device having power supply startup sequence |
| JP2015037285A (ja) * | 2013-08-15 | 2015-02-23 | 富士通セミコンダクター株式会社 | 電圧発生回路および電圧発生回路の制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950003390Y1 (ko) * | 1992-09-24 | 1995-04-27 | 문정환 | 로우 어드레스 스트로브(/ras) 신호의 클램핑 회로 |
| US5440519A (en) * | 1994-02-01 | 1995-08-08 | Micron Semiconductor, Inc. | Switched memory expansion buffer |
| KR0166505B1 (ko) * | 1995-08-18 | 1999-02-01 | 김주용 | 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 |
| KR100281280B1 (ko) * | 1997-06-30 | 2001-03-02 | 김영환 | 반도체 메모리 소자의 셀 플레이트 전압 발생장치 |
| JP4287678B2 (ja) * | 2003-03-14 | 2009-07-01 | Ｏｋｉセミコンダクタ株式会社 | 内部電源回路 |
| FR2916288B1 (fr) * | 2007-05-18 | 2009-08-21 | Commissariat Energie Atomique | Dispositif d'alimentation d'un circuit electronique et circuit electronique |
| KR20140024668A (ko) * | 2012-08-20 | 2014-03-03 | 에스케이하이닉스 주식회사 | 반도체메모리장치 |
Family Cites Families (6)
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|---|---|---|---|---|
| US4638464A (en) * | 1983-11-14 | 1987-01-20 | International Business Machines Corp. | Charge pump system for non-volatile ram |
| US4631421A (en) * | 1984-08-14 | 1986-12-23 | Texas Instruments | CMOS substrate bias generator |
| JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| US4829482A (en) * | 1985-10-18 | 1989-05-09 | Xicor, Inc. | Current metering apparatus for optimally inducing field emission of electrons in tunneling devices and the like |
| KR0134773B1 (ko) * | 1988-07-05 | 1998-04-20 | Hitachi Ltd | 반도체 기억장치 |
| US5209776A (en) * | 1990-07-27 | 1993-05-11 | The Trustees Of Columbia University In The City Of New York | Tissue bonding and sealing composition and method of using the same |
-
1991
- 1991-10-10 KR KR2019910016701U patent/KR940004482Y1/ko not_active IP Right Cessation
-
1992
- 1992-09-30 DE DE4232819A patent/DE4232819B4/de not_active Expired - Lifetime
- 1992-10-07 JP JP26875992A patent/JP3285393B2/ja not_active Expired - Lifetime
- 1992-10-13 US US07/960,146 patent/US5305270A/en not_active Expired - Lifetime
- 1992-10-16 TW TW081108241A patent/TW248622B/zh active
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980063602A (ko) * | 1996-12-02 | 1998-10-07 | 가나이쓰토무 | 반도체기억장치 |
| US5963467A (en) * | 1996-12-02 | 1999-10-05 | Hitachi, Ltd. | Semiconductor memory device |
| JPH11312387A (ja) * | 1998-03-27 | 1999-11-09 | Siemens Ag | 多重電圧発生回路チップ内の電圧発生回路を制御するための装置及びダイナミックランダムアクセスメモリ（ｄｒａｍ）チップ |
| JP4518344B2 (ja) * | 1998-03-27 | 2010-08-04 | シーメンス アクチエンゲゼルシヤフト | 多重電圧発生回路チップ内の電圧発生回路を制御するための装置及びダイナミックランダムアクセスメモリ（ｄｒａｍ）チップ |
| US7200051B2 (en) | 2004-06-11 | 2007-04-03 | Fujitsu Limited | Semiconductor integrated circuit device having power supply startup sequence |
| JP2015037285A (ja) * | 2013-08-15 | 2015-02-23 | 富士通セミコンダクター株式会社 | 電圧発生回路および電圧発生回路の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930009890U (ko) | 1993-05-26 |
| JP3285393B2 (ja) | 2002-05-27 |
| DE4232819B4 (de) | 2010-07-08 |
| DE4232819A1 (de) | 1993-04-15 |
| TW248622B (ja) | 1995-06-01 |
| KR940004482Y1 (ko) | 1994-07-04 |
| US5305270A (en) | 1994-04-19 |
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