JP2945879B2 - 電圧ポンプ回路 - Google Patents
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
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- Power Engineering (AREA)
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- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は電圧ポンプ回路に係
り、特にＰＭＯＳトランジスタをトランスファトランジ
スタ（電荷移送スイッチングトランジスタ）として使用
する電圧ポンプ回路において、このトランスファトラン
ジスタに独立的な電圧としてウェルバイアスを印加する
ことにより安定なポンピング動作をするようにした電圧
ポンプ回路に関する。
り、特にＰＭＯＳトランジスタをトランスファトランジ
スタ（電荷移送スイッチングトランジスタ）として使用
する電圧ポンプ回路において、このトランスファトラン
ジスタに独立的な電圧としてウェルバイアスを印加する
ことにより安定なポンピング動作をするようにした電圧
ポンプ回路に関する。
【０００２】
【従来の技術】従来の電圧ポンプ回路は“１９９２ ｓ
ｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩＣｉｒｃｕｉｔｓ
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒ
ｓ”，ｐｐ１０６〜１０７，“Ａｐｐｌｉｃａｔｉｏｎ
ｏｆ ｈｉｇｈ ｖｏｌｔａｇｅ ｐｕｍｐｅｄ ｓ
ｕｐｐｌｙ ｆｏｒ Ｌｏｗ−Ｐｏｗｅｒ ＤＲＡＭ”
に開示されている。
ｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩＣｉｒｃｕｉｔｓ
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒ
ｓ”，ｐｐ１０６〜１０７，“Ａｐｐｌｉｃａｔｉｏｎ
ｏｆ ｈｉｇｈ ｖｏｌｔａｇｅ ｐｕｍｐｅｄ ｓ
ｕｐｐｌｙ ｆｏｒ Ｌｏｗ−Ｐｏｗｅｒ ＤＲＡＭ”
に開示されている。
【０００３】従来の電圧ポンプ回路の一例は図５に示す
ようであるが、この回路は、信号電圧のレベルを変換す
るレベルシフタ１０と、パルス信号のオーバーラップ発
生を防止し、ポンピング時間と電荷移送時間のオーバー
ラップの発生を防ぐオーバーラップ防止回路２０と、ポ
ンピングキャパシタＣ１に電荷を充電させたり放電させ
ながら電圧をポンピングする電圧ポンピング部３０とか
ら構成されている。
ようであるが、この回路は、信号電圧のレベルを変換す
るレベルシフタ１０と、パルス信号のオーバーラップ発
生を防止し、ポンピング時間と電荷移送時間のオーバー
ラップの発生を防ぐオーバーラップ防止回路２０と、ポ
ンピングキャパシタＣ１に電荷を充電させたり放電させ
ながら電圧をポンピングする電圧ポンピング部３０とか
ら構成されている。
【０００４】レベルシフタ１０は、昇圧電圧がソースに
印加されるＰＭＯＳトランジスタＭＰ１のゲートを、昇
圧電圧がソースに印加されるＰＭＯＳトランジスタＭＰ
２のドレインに接続し、昇圧電圧がソースに印加される
ＰＭＯＳトランジスタＭＰ２のゲートをＰＭＯＳトラン
ジスタＭＰ１のドレインに接続し、ＰＭＯＳトランジス
タＭＰ１のドレインを２つのＮＭＯＳトランジスタＭＮ
２とＭＮ１を介して接地電圧Ｖｓｓに接続し、ＰＭＯＳ
トランジスタＭＰ２のドレインを２つのＮＭＯＳトラン
ジスタＭＮ３とＭＮ４を介して接地電圧Ｖｓｓに接続
し、ＮＭＯＳトランジスタＭＮ２とＭＮ３のゲートには
内部電源Ｖｉｎｔを印加し、ＮＭＯＳトランジスタＭＮ
１のゲートにはインバータＩＮＶ１を介して入力パルス
ＯＳＣを供給し、ＮＭＯＳトランジスタＭＮ４のゲート
には入力パルスＯＳＣを直接供給して構成する。
印加されるＰＭＯＳトランジスタＭＰ１のゲートを、昇
圧電圧がソースに印加されるＰＭＯＳトランジスタＭＰ
２のドレインに接続し、昇圧電圧がソースに印加される
ＰＭＯＳトランジスタＭＰ２のゲートをＰＭＯＳトラン
ジスタＭＰ１のドレインに接続し、ＰＭＯＳトランジス
タＭＰ１のドレインを２つのＮＭＯＳトランジスタＭＮ
２とＭＮ１を介して接地電圧Ｖｓｓに接続し、ＰＭＯＳ
トランジスタＭＰ２のドレインを２つのＮＭＯＳトラン
ジスタＭＮ３とＭＮ４を介して接地電圧Ｖｓｓに接続
し、ＮＭＯＳトランジスタＭＮ２とＭＮ３のゲートには
内部電源Ｖｉｎｔを印加し、ＮＭＯＳトランジスタＭＮ
１のゲートにはインバータＩＮＶ１を介して入力パルス
ＯＳＣを供給し、ＮＭＯＳトランジスタＭＮ４のゲート
には入力パルスＯＳＣを直接供給して構成する。
【０００５】従って、入力パルスＯＳＣが“ハイ”の場
合には、ＰＭＯＳトランジスタＭＰ１のドレインで昇圧
電圧レベルの“ハイ”を得、ＰＭＯＳトランジスタＭＰ
２のドレインではＶｓｓレベルの“ロー”を得る。一
方、入力パルスＯＳＣが“ロー”の場合には、ＰＭＯＳ
トランジスタＭＰ１のドレインでＶｓｓレベルの“ロ
ー”を得、ＰＭＯＳトランジスタＭＰ２のドレインでは
昇圧電圧レベルの“ハイ”を得る。
合には、ＰＭＯＳトランジスタＭＰ１のドレインで昇圧
電圧レベルの“ハイ”を得、ＰＭＯＳトランジスタＭＰ
２のドレインではＶｓｓレベルの“ロー”を得る。一
方、入力パルスＯＳＣが“ロー”の場合には、ＰＭＯＳ
トランジスタＭＰ１のドレインでＶｓｓレベルの“ロ
ー”を得、ＰＭＯＳトランジスタＭＰ２のドレインでは
昇圧電圧レベルの“ハイ”を得る。
【０００６】オーバーラップ防止回路２０は、ナンドゲ
ートＮＡＮＤ、ノアゲートＮＯＲ及びインバータＩＮＶ
２から構成されるが、２つの入力をもったナンドゲート
ＮＡＮＤの一つの入力には入力パルスＯＳＣを供給し、
他の一つの入力にはレベルシフタ１０のＰＭＯＳトラン
ジスタＭＰ１のドレインを接続する。一方、２つの入力
を持ったノアゲートＮＯＲの一つの入力には入力パルス
ＯＳＣを供給し、他の一つの入力にはレベルシフタ１０
のＰＭＯＳトランジスタＭＰ２のドレインをインバータ
ＩＮＶ２を介して接続する。
ートＮＡＮＤ、ノアゲートＮＯＲ及びインバータＩＮＶ
２から構成されるが、２つの入力をもったナンドゲート
ＮＡＮＤの一つの入力には入力パルスＯＳＣを供給し、
他の一つの入力にはレベルシフタ１０のＰＭＯＳトラン
ジスタＭＰ１のドレインを接続する。一方、２つの入力
を持ったノアゲートＮＯＲの一つの入力には入力パルス
ＯＳＣを供給し、他の一つの入力にはレベルシフタ１０
のＰＭＯＳトランジスタＭＰ２のドレインをインバータ
ＩＮＶ２を介して接続する。
【０００７】電圧ポンピング部３０は、ポンピングキャ
パシタＣ１と、このポンピングキャパシタＣ１の第１電
極にドレインが接続され、ソースは電源電圧Ｖｄｄに接
続され、ゲートはオーバーラップ防止回路２０のナンド
ゲートＮＡＮＤの出力に接続されたＰＭＯＳトランジス
タＭＰ３と、ポンピングキャパシタＣ１の第２電極にド
レインが接続され、ソースは昇圧電圧Ｖｐｐに接続さ
れ、ゲートはレベルシフタ１０のＰＭＯＳトランジスタ
ＭＰ２のドレインに接続されたトランスファトランジス
タ（ＰＭＯＳトランジスタ）ＭＰ４と、ポンピングキャ
パシタＣ１の第２電極にドレインが接続され、ソースは
電源電圧Ｖｄｄに接続され、ゲートはオーバーラップ防
止回路２０のナンドゲートＮＡＮＤの出力に接続された
プリチャージトランジスタ（ＮＭＯＳトランジスタ）Ｍ
Ｎ７と、ポンピングキャパシタＣ１の第１電極にドレイ
ンが接続され、ゲートが内部電源Ｖｉｎｔに接続された
ＮＭＯＳトランジスタＭＮ５と、このＮＭＯＳトランジ
スタＭＮ５のソースにドレインが接続され、ソースは接
地電圧Ｖｓｓに接続され、ゲートはオーバーラップ防止
回路２０のノアゲートＮＯＲの出力に接続されたＮＭＯ
ＳトランジスタＭＮ６１０から構成される。
パシタＣ１と、このポンピングキャパシタＣ１の第１電
極にドレインが接続され、ソースは電源電圧Ｖｄｄに接
続され、ゲートはオーバーラップ防止回路２０のナンド
ゲートＮＡＮＤの出力に接続されたＰＭＯＳトランジス
タＭＰ３と、ポンピングキャパシタＣ１の第２電極にド
レインが接続され、ソースは昇圧電圧Ｖｐｐに接続さ
れ、ゲートはレベルシフタ１０のＰＭＯＳトランジスタ
ＭＰ２のドレインに接続されたトランスファトランジス
タ（ＰＭＯＳトランジスタ）ＭＰ４と、ポンピングキャ
パシタＣ１の第２電極にドレインが接続され、ソースは
電源電圧Ｖｄｄに接続され、ゲートはオーバーラップ防
止回路２０のナンドゲートＮＡＮＤの出力に接続された
プリチャージトランジスタ（ＮＭＯＳトランジスタ）Ｍ
Ｎ７と、ポンピングキャパシタＣ１の第１電極にドレイ
ンが接続され、ゲートが内部電源Ｖｉｎｔに接続された
ＮＭＯＳトランジスタＭＮ５と、このＮＭＯＳトランジ
スタＭＮ５のソースにドレインが接続され、ソースは接
地電圧Ｖｓｓに接続され、ゲートはオーバーラップ防止
回路２０のノアゲートＮＯＲの出力に接続されたＮＭＯ
ＳトランジスタＭＮ６１０から構成される。
【０００８】このように構成された従来の電圧ポンプ回
路の動作は図６のタイミング図に示すように、ポンピン
グキャパシタＣ１を充電させる段階と、充電されたポン
ピングキャパシタＣ１を放電させる段階に分けられる。
路の動作は図６のタイミング図に示すように、ポンピン
グキャパシタＣ１を充電させる段階と、充電されたポン
ピングキャパシタＣ１を放電させる段階に分けられる。
【０００９】まず、充電段階では入力パルスＯＳＣが
“ロー”状態で、ナンドゲートＮＡＮＤの出力端子であ
るノードＣとノアゲートＮＯＲの出力端子であるノード
Ｄが全て“ハイ”状態になり、トランジスタＭＮ５，Ｍ
Ｎ６，ＭＮ７がターンオン状態になって、ノードＡはＶ
ｓｓレベルとなり、ノードＢはＶｄｄよりプリチャージ
トランジスタＭＮ７のＶT だけ低い電圧に充電される。
“ロー”状態で、ナンドゲートＮＡＮＤの出力端子であ
るノードＣとノアゲートＮＯＲの出力端子であるノード
Ｄが全て“ハイ”状態になり、トランジスタＭＮ５，Ｍ
Ｎ６，ＭＮ７がターンオン状態になって、ノードＡはＶ
ｓｓレベルとなり、ノードＢはＶｄｄよりプリチャージ
トランジスタＭＮ７のＶT だけ低い電圧に充電される。
【００１０】このように充電した後は放電段階が続く
が、このときは、入力パルスＯＳＣが“ハイ”状態にな
り、ナンドゲートＮＡＮＤの出力端子であるノードＣと
ノアゲートＮＯＲの出力端子であるノードＤが全て“ロ
ー”状態になって、ＮＭＯＳトランジスタＭＮ６及びプ
リチャージトランジスタＭＮ７がターンオフされＡノー
ドがフローティング状態になってから直ぐＰＭＯＳトラ
ンジスタＭＰ３のターンオンによってノードＡがＶｄｄ
レベルになり、従って、ノードＢはＶｄｄ−ＶTからＶ
ｄｄだけ高くなり、かつＮＭＯＳトランジスタＭＮ４が
ターンオンされてトランスファトランジスタＭＰ４のゲ
ートにＶｓｓが印加され、ＰＭＯＳトランジスタＭＰ４
がターンオンされるのでノードＢの電圧がＶｐｐに移送
される。
が、このときは、入力パルスＯＳＣが“ハイ”状態にな
り、ナンドゲートＮＡＮＤの出力端子であるノードＣと
ノアゲートＮＯＲの出力端子であるノードＤが全て“ロ
ー”状態になって、ＮＭＯＳトランジスタＭＮ６及びプ
リチャージトランジスタＭＮ７がターンオフされＡノー
ドがフローティング状態になってから直ぐＰＭＯＳトラ
ンジスタＭＰ３のターンオンによってノードＡがＶｄｄ
レベルになり、従って、ノードＢはＶｄｄ−ＶTからＶ
ｄｄだけ高くなり、かつＮＭＯＳトランジスタＭＮ４が
ターンオンされてトランスファトランジスタＭＰ４のゲ
ートにＶｓｓが印加され、ＰＭＯＳトランジスタＭＰ４
がターンオンされるのでノードＢの電圧がＶｐｐに移送
される。
【００１１】このようにしてキャパシタＣ１が充電と放
電を繰り返しながら電圧ポンピング、即ち低レベルの電
位にある電荷を高いレベルの電位に移送する動作を引き
続き行う。
電を繰り返しながら電圧ポンピング、即ち低レベルの電
位にある電荷を高いレベルの電位に移送する動作を引き
続き行う。
【００１２】
【発明が解決しようとする課題】大部分の半導体メモリ
素子では、ワードラインとＶｓｓが短絡した場合に、余
分のセルを用いるように冗長デコーダを使用して半導体
チップを修理して使用することができる。しかし、前述
した従来の電圧ポンプ回路では、チップの初期テスト時
にＶｓｓに短絡したワードラインをアクセスする場合
に、短絡によってＶｐｐレベルがＶｄｄ−ＶT より低く
なっていると、トランスファトランジスタＭＰ４のドレ
インとｎウエル間のＰＮダイオードが順方向にバイアス
されてオンするので、トランスファトランジスタＭＰ４
がトランジスタとしての動作を行えなくなり、この動作
不能は続いて自力で回復することができなくなる。従っ
て、電力消耗は大きくなりＶｐｐレベルは回復されなく
て、結局不良チップとして処理されることにより生産歩
留りを低下させる。
素子では、ワードラインとＶｓｓが短絡した場合に、余
分のセルを用いるように冗長デコーダを使用して半導体
チップを修理して使用することができる。しかし、前述
した従来の電圧ポンプ回路では、チップの初期テスト時
にＶｓｓに短絡したワードラインをアクセスする場合
に、短絡によってＶｐｐレベルがＶｄｄ−ＶT より低く
なっていると、トランスファトランジスタＭＰ４のドレ
インとｎウエル間のＰＮダイオードが順方向にバイアス
されてオンするので、トランスファトランジスタＭＰ４
がトランジスタとしての動作を行えなくなり、この動作
不能は続いて自力で回復することができなくなる。従っ
て、電力消耗は大きくなりＶｐｐレベルは回復されなく
て、結局不良チップとして処理されることにより生産歩
留りを低下させる。
【００１３】
【課題を解決するための手段】本発明は上述の課題を解
決するために、次のような電圧ポンプ回路とする。即
ち、充電したキャパシタの電荷を昇圧電圧として移送す
るトランスファトランジスタとして用いられるＰＭＯＳ
トランジスタに独立的にウェルバイアス電圧を供給する
ための別途のウエルバイアス電圧発生器を備え、このウ
エルバイアス電圧発生器からの電圧を前記ＰＭＯＳトラ
ンジスタのウェルに印加するようにする。ウエルバイア
ス電圧発生器の発生電圧は昇圧電圧に比べて同等以上と
なるようにし、おおよそ電源電圧Ｖｄｄの２倍となるよ
うにする。
決するために、次のような電圧ポンプ回路とする。即
ち、充電したキャパシタの電荷を昇圧電圧として移送す
るトランスファトランジスタとして用いられるＰＭＯＳ
トランジスタに独立的にウェルバイアス電圧を供給する
ための別途のウエルバイアス電圧発生器を備え、このウ
エルバイアス電圧発生器からの電圧を前記ＰＭＯＳトラ
ンジスタのウェルに印加するようにする。ウエルバイア
ス電圧発生器の発生電圧は昇圧電圧に比べて同等以上と
なるようにし、おおよそ電源電圧Ｖｄｄの２倍となるよ
うにする。
【００１４】
【発明の実施の形態】次に添付図面を参照して本発明に
よる電圧ポンプ回路の実施の形態を詳細に説明する。図
１は本発明の実施の形態を示す回路図である。この電圧
ポンプ回路は、信号電圧のレベルを変換するレベルシフ
タ１０と、パルス信号のオーバーラップ発生を防止し、
ポンピング時間と電荷移送時間のオーバーラップ発生を
防ぐオーバーラップ防止回路２０と、ポンピングキャパ
シタＣ１に電荷を充電させたり放電させながら電圧をポ
ンピングする電圧ポンピング部３０と、トランスファト
ランジスタＭＰ４およびプリチャージトランジスタＭＰ
５として用いられるＰＭＯＳトランジスタに独立的にウ
ェルバイアス電圧を供給するための別途のウェルバイア
ス電圧発生器４０とからなる。
よる電圧ポンプ回路の実施の形態を詳細に説明する。図
１は本発明の実施の形態を示す回路図である。この電圧
ポンプ回路は、信号電圧のレベルを変換するレベルシフ
タ１０と、パルス信号のオーバーラップ発生を防止し、
ポンピング時間と電荷移送時間のオーバーラップ発生を
防ぐオーバーラップ防止回路２０と、ポンピングキャパ
シタＣ１に電荷を充電させたり放電させながら電圧をポ
ンピングする電圧ポンピング部３０と、トランスファト
ランジスタＭＰ４およびプリチャージトランジスタＭＰ
５として用いられるＰＭＯＳトランジスタに独立的にウ
ェルバイアス電圧を供給するための別途のウェルバイア
ス電圧発生器４０とからなる。
【００１５】この電圧ポンプ回路において、レベルシフ
タ１０とオーバーラップ防止回路２０は図５の従来の回
路と同一に構成し、電圧ポンピング部３０は次の点を除
いて図５の従来回路と同一である。同一部分について
は、図１中に図５と同一符号を付して説明を省略する。
タ１０とオーバーラップ防止回路２０は図５の従来の回
路と同一に構成し、電圧ポンピング部３０は次の点を除
いて図５の従来回路と同一である。同一部分について
は、図１中に図５と同一符号を付して説明を省略する。
【００１６】電圧ポンピング部３０において、図５の従
来回路と異なる点は、従来回路のＮＭＯＳトランジスタ
のプリチャージトランジスタＭＮ７に代えてＰＭＯＳト
ランジスタのプリチャージトランジスタＭＰ５を使用
し、このプリチャージトランジスタＭＰ５のゲートをレ
ベルシフタ１０のＰＭＯＳトランジスタＭＰ１のドレイ
ンに接続した点と、共にＰＭＯＳトランジスタであるト
ランスファトランジスタＭＰ４とプリチャージトランジ
スタＭＰ５のウエルに独立的なウエルバイアス電圧発生
器４０からウエルバイアス電圧を供給した点である。ウ
エルバイアス電圧発生器４０は、この電圧ポンプ回路に
よる昇圧電圧以上の電圧、一具体例としては、電源電圧
Ｖｄｄの２倍の電圧を発生させて、この電圧をトランス
ファトランジスタＭＰ４とプリチャージトランジスタＭ
Ｐ５のウエルに供給する。
来回路と異なる点は、従来回路のＮＭＯＳトランジスタ
のプリチャージトランジスタＭＮ７に代えてＰＭＯＳト
ランジスタのプリチャージトランジスタＭＰ５を使用
し、このプリチャージトランジスタＭＰ５のゲートをレ
ベルシフタ１０のＰＭＯＳトランジスタＭＰ１のドレイ
ンに接続した点と、共にＰＭＯＳトランジスタであるト
ランスファトランジスタＭＰ４とプリチャージトランジ
スタＭＰ５のウエルに独立的なウエルバイアス電圧発生
器４０からウエルバイアス電圧を供給した点である。ウ
エルバイアス電圧発生器４０は、この電圧ポンプ回路に
よる昇圧電圧以上の電圧、一具体例としては、電源電圧
Ｖｄｄの２倍の電圧を発生させて、この電圧をトランス
ファトランジスタＭＰ４とプリチャージトランジスタＭ
Ｐ５のウエルに供給する。
【００１７】このように構成された本発明の電圧ポンプ
回路の動作は図２のタイミング図に示すように、ポンピ
ングキャパシタＣ１を充電させる段階と、充電されたポ
ンピングキャパシタＣ１を放電させる段階に分けられ
る。
回路の動作は図２のタイミング図に示すように、ポンピ
ングキャパシタＣ１を充電させる段階と、充電されたポ
ンピングキャパシタＣ１を放電させる段階に分けられ
る。
【００１８】まず、充電させる段階では入力パルスＯＳ
Ｃが“ロー”であるが、このときは、ナンドゲートＮＡ
ＮＤの出力端子であるノードＣとノアゲートＮＯＲの出
力端子であるノードＤが全て“ハイ”状態になり、同時
にレベルシフタ１０の出力であるノードＥとノードＦが
それぞれ“ロー”及びＶｐｐレベルの“ハイ”状態にな
って、トランジスタＭＮ５，ＭＮ６，ＭＰ５がターンオ
ン状態、トランジスタＭＰ４はターンオフ状態になり、
ノードＡはＶｓｓレベルになり、ノードＢはＶｄｄに充
電される。このとき、プリチャージトランジスタＭＰ５
としてＰＭＯＳトランジスタを使用することにより、ノ
ードＢはＶT の電圧降下無しでＶｄｄに充電される。
Ｃが“ロー”であるが、このときは、ナンドゲートＮＡ
ＮＤの出力端子であるノードＣとノアゲートＮＯＲの出
力端子であるノードＤが全て“ハイ”状態になり、同時
にレベルシフタ１０の出力であるノードＥとノードＦが
それぞれ“ロー”及びＶｐｐレベルの“ハイ”状態にな
って、トランジスタＭＮ５，ＭＮ６，ＭＰ５がターンオ
ン状態、トランジスタＭＰ４はターンオフ状態になり、
ノードＡはＶｓｓレベルになり、ノードＢはＶｄｄに充
電される。このとき、プリチャージトランジスタＭＰ５
としてＰＭＯＳトランジスタを使用することにより、ノ
ードＢはＶT の電圧降下無しでＶｄｄに充電される。
【００１９】このように充電された後は放電段階が続
き、入力パルスＯＳＣ“ハイ”状態になると、一番先に
ノアゲートＮＯＲの出力端子であるノードＤがＶｓｓに
なり、ＮＭＯＳトランジスタＭＮ６をターンオフさせ、
ノードＡをフローティング状態とし、次に、ナンドゲー
トＮＡＮＤの出力端子であるノードＣがロー状態、レベ
ルシフタ１０の出力であるノードＥがハイ状態になっ
て、トランジスタＭＰ５がターンオフ、トランジスタＭ
Ｐ３がターンオンされ、ノードＡがフローティング状態
からＶｄｄレベルとなり、従って、ノードＢはＶｄｄか
らＶｄｄだけ高くなって２Ｖｄｄとなり、かつレベルシ
フタ１０の出力であるノードＦがロー状態になってトラ
ンスファトランジスタＭＰ４がターンオンされるので、
ノードＢの電圧がＶｐｐに移送される。
き、入力パルスＯＳＣ“ハイ”状態になると、一番先に
ノアゲートＮＯＲの出力端子であるノードＤがＶｓｓに
なり、ＮＭＯＳトランジスタＭＮ６をターンオフさせ、
ノードＡをフローティング状態とし、次に、ナンドゲー
トＮＡＮＤの出力端子であるノードＣがロー状態、レベ
ルシフタ１０の出力であるノードＥがハイ状態になっ
て、トランジスタＭＰ５がターンオフ、トランジスタＭ
Ｐ３がターンオンされ、ノードＡがフローティング状態
からＶｄｄレベルとなり、従って、ノードＢはＶｄｄか
らＶｄｄだけ高くなって２Ｖｄｄとなり、かつレベルシ
フタ１０の出力であるノードＦがロー状態になってトラ
ンスファトランジスタＭＰ４がターンオンされるので、
ノードＢの電圧がＶｐｐに移送される。
【００２０】このようにしてキャパシタＣ１が充電と放
電を繰り返しながら電圧ポンピング動作を続ける。そし
て、この電圧ポンプ回路においては、その動作の間、ト
ランスファトランジスタＭＰ４のｎウエルがウェルバイ
アス電圧発生器４０からの電圧により２Ｖｄｄレベルを
維持する。したがって、ワードラインとＶｓｓが短絡し
ても、トランスファトランジスタＭＰ４のドレインとｎ
ウエル間のＰＮダイオードが順方向にバイアスされてオ
ンすることを防止でき、ポンピング動作を引き続き行う
ことができるので、不良セルを修理してチップ全体を正
常なチップとして生かすことができ、生産歩留りを向上
させることができる。また、この電圧ポンプ回路におい
ては、プリチャージトランジスタＭＰ５としてＰＭＯＳ
トランジスタを使用することにより、ＮＭＯＳトランジ
スタをプリチャージトランジスタとして使用した場合に
比べてプリチャージ電圧がＶT だけドロップされないの
で、ポンピング効率を増大させることができる。
電を繰り返しながら電圧ポンピング動作を続ける。そし
て、この電圧ポンプ回路においては、その動作の間、ト
ランスファトランジスタＭＰ４のｎウエルがウェルバイ
アス電圧発生器４０からの電圧により２Ｖｄｄレベルを
維持する。したがって、ワードラインとＶｓｓが短絡し
ても、トランスファトランジスタＭＰ４のドレインとｎ
ウエル間のＰＮダイオードが順方向にバイアスされてオ
ンすることを防止でき、ポンピング動作を引き続き行う
ことができるので、不良セルを修理してチップ全体を正
常なチップとして生かすことができ、生産歩留りを向上
させることができる。また、この電圧ポンプ回路におい
ては、プリチャージトランジスタＭＰ５としてＰＭＯＳ
トランジスタを使用することにより、ＮＭＯＳトランジ
スタをプリチャージトランジスタとして使用した場合に
比べてプリチャージ電圧がＶT だけドロップされないの
で、ポンピング効率を増大させることができる。
【００２１】図３はウェルバイアス電圧発生器４０の具
体的回路を示す。このウェルバイアス電圧発生器４０
は、パルス信号を入力として“ハイ”と“ロー”に変化
する時点が同一でない２つのパルス信号をノードＲとノ
ードＳに出力するオーバーラップ防止制御部１１と、ポ
ンピングキャパシタＣ１２と、ブートストラップキャパ
シタＣ１１，Ｃ１３，Ｃ１６と、プリチャージ部１２
と、ＮＭＯＳトランジスタ（第１トランジスタ）ＭＮ１
８を制御する第１段階制御部１３と、ＮＭＯＳトランジ
スタ（第２トランジスタ）ＭＮ１７を制御する第２段階
制御部１４と、ＮＭＯＳトランジスタ（第３トランジス
タ）ＭＮ１９を制御する放電制御部１５と、トランスフ
ァトランジスタＭＮ１２とから構成される。プリチャー
ジ部１２は、プリチャージトランジスタＭＮ１１とＮＭ
ＯＳトランジスタＭＮ１０，ＭＮ１３，ＭＮ１４で構成
される。また、ポンピングキャパシタＣ１２の一極に
は、オーバーラップ防止制御部１１の出力であるノード
ＳがインバータＩＮＶ１２を介して接続され、ブートス
トラップキャパシタＣ１３の一極には前記ノードＳがイ
ンバータＩＮＶ１３を介して接続される。
体的回路を示す。このウェルバイアス電圧発生器４０
は、パルス信号を入力として“ハイ”と“ロー”に変化
する時点が同一でない２つのパルス信号をノードＲとノ
ードＳに出力するオーバーラップ防止制御部１１と、ポ
ンピングキャパシタＣ１２と、ブートストラップキャパ
シタＣ１１，Ｃ１３，Ｃ１６と、プリチャージ部１２
と、ＮＭＯＳトランジスタ（第１トランジスタ）ＭＮ１
８を制御する第１段階制御部１３と、ＮＭＯＳトランジ
スタ（第２トランジスタ）ＭＮ１７を制御する第２段階
制御部１４と、ＮＭＯＳトランジスタ（第３トランジス
タ）ＭＮ１９を制御する放電制御部１５と、トランスフ
ァトランジスタＭＮ１２とから構成される。プリチャー
ジ部１２は、プリチャージトランジスタＭＮ１１とＮＭ
ＯＳトランジスタＭＮ１０，ＭＮ１３，ＭＮ１４で構成
される。また、ポンピングキャパシタＣ１２の一極に
は、オーバーラップ防止制御部１１の出力であるノード
ＳがインバータＩＮＶ１２を介して接続され、ブートス
トラップキャパシタＣ１３の一極には前記ノードＳがイ
ンバータＩＮＶ１３を介して接続される。
【００２２】このウェルバイアス電圧発生器４０は図４
に示すような各ノードの波形で動作する。ポンピング区
間は短くプリチャージ区間は長い低い周波数のパルス信
号（以下Ｌｏｗ ＯＳＣパルスと言う）を用いて単にウ
ェルの漏洩電流を補償する程度のポンピング電力のみを
発生する。この回路において、プリチャージ動作はＬｏ
ｗ ＯＳＣパルスの“ロー”期間に行われるが、Ｌｏｗ
ＯＳＣパルスが“ロー”になると、オーバーラップ防
止制御部１１によってノードＲとノードＳが“ハイ”に
なり、ブートストラップキャパシタＣ１１によってノー
ドＸは“ハイ”状態（２Ｖｄｄ）になって、プリチャー
ジトランジスタＭＮ１１がターンオンされてノードＹが
Ｖｄｄレベルになり、かつインバータＩＮＶ１２の出力
が“ロー”になるので、ポンピングキャパシタＣ１２が
大略Ｖｄｄレベルに充電される。
に示すような各ノードの波形で動作する。ポンピング区
間は短くプリチャージ区間は長い低い周波数のパルス信
号（以下Ｌｏｗ ＯＳＣパルスと言う）を用いて単にウ
ェルの漏洩電流を補償する程度のポンピング電力のみを
発生する。この回路において、プリチャージ動作はＬｏ
ｗ ＯＳＣパルスの“ロー”期間に行われるが、Ｌｏｗ
ＯＳＣパルスが“ロー”になると、オーバーラップ防
止制御部１１によってノードＲとノードＳが“ハイ”に
なり、ブートストラップキャパシタＣ１１によってノー
ドＸは“ハイ”状態（２Ｖｄｄ）になって、プリチャー
ジトランジスタＭＮ１１がターンオンされてノードＹが
Ｖｄｄレベルになり、かつインバータＩＮＶ１２の出力
が“ロー”になるので、ポンピングキャパシタＣ１２が
大略Ｖｄｄレベルに充電される。
【００２３】次に、ポンピング動作はＬｏｗ ＯＳＣパ
ルスの“ハイ”期間に行われるが、Ｌｏｗ ＯＳＣパル
スが“ハイ”に変わると、ノードＲとノードＳが“ロ
ー”になり、ノードＸはＶｄｄになり、ＮＭＯＳトラン
ジスタＭＮ１４はオン状態になり、インバータＩＮＶ１
２の出力は“ハイ”になって、プリチャージされたポン
ピングキャパシタＣ１２の電圧によってノードＹは大略
２Ｖｄｄレベルまで上昇する。この時、プリチャージト
ランジスタＭＮ１１はターンオフされ、ノードＹの２Ｖ
ｄｄレベルはトランスファトランジスタＭＮ１２のター
ンオンによって出力端子に出力される。この際、トラン
スファトランジスタＭＮ１２がターンオンされるのは、
ゲートに印加されるノードＺのレベルがウエルバイアス
電圧ＶｗB以上になるためである。
ルスの“ハイ”期間に行われるが、Ｌｏｗ ＯＳＣパル
スが“ハイ”に変わると、ノードＲとノードＳが“ロ
ー”になり、ノードＸはＶｄｄになり、ＮＭＯＳトラン
ジスタＭＮ１４はオン状態になり、インバータＩＮＶ１
２の出力は“ハイ”になって、プリチャージされたポン
ピングキャパシタＣ１２の電圧によってノードＹは大略
２Ｖｄｄレベルまで上昇する。この時、プリチャージト
ランジスタＭＮ１１はターンオフされ、ノードＹの２Ｖ
ｄｄレベルはトランスファトランジスタＭＮ１２のター
ンオンによって出力端子に出力される。この際、トラン
スファトランジスタＭＮ１２がターンオンされるのは、
ゲートに印加されるノードＺのレベルがウエルバイアス
電圧ＶｗB以上になるためである。
【００２４】次に、Ｌｏｗ ＯＳＣパルスが“ハイ”で
ある期間に、ノードＺにウエルバイアス電圧ＶｗB 以上
の電圧が発生する過程を説明する。Ｌｏｗ ＯＳＣパル
スが“ロー”状態の時にはノードＳが“ハイ”になり、
Ｌｏｗ ＯＳＣパルスが“ハイ”の期間にはノードＳが
“ロー”になる。このノードＳの電圧はインバータＩＮ
Ｖ１３を介してブートストラップキャパシタＣ１３に印
加されるとともに、ＮＭＯＳトランジスタＭＮ１８を制
御する第１段階制御部１３に直接印加され、さらにＮＭ
ＯＳトランジスタＭＮ１９を制御する放電制御部１５に
直接印加され、さらにＮＭＯＳトランジスタＭＮ１７を
制御する第２段階制御部１４に直接印加される。さら
に、第１段階制御部１３のノアゲートＮＯＲ１１の出力
がノードＳの電圧とともに第２段階制御部１４のノアゲ
ートＮＯＲ１２の入力に供給される。
ある期間に、ノードＺにウエルバイアス電圧ＶｗB 以上
の電圧が発生する過程を説明する。Ｌｏｗ ＯＳＣパル
スが“ロー”状態の時にはノードＳが“ハイ”になり、
Ｌｏｗ ＯＳＣパルスが“ハイ”の期間にはノードＳが
“ロー”になる。このノードＳの電圧はインバータＩＮ
Ｖ１３を介してブートストラップキャパシタＣ１３に印
加されるとともに、ＮＭＯＳトランジスタＭＮ１８を制
御する第１段階制御部１３に直接印加され、さらにＮＭ
ＯＳトランジスタＭＮ１９を制御する放電制御部１５に
直接印加され、さらにＮＭＯＳトランジスタＭＮ１７を
制御する第２段階制御部１４に直接印加される。さら
に、第１段階制御部１３のノアゲートＮＯＲ１１の出力
がノードＳの電圧とともに第２段階制御部１４のノアゲ
ートＮＯＲ１２の入力に供給される。
【００２５】ＮＭＯＳトランジスタＭＮ１８は、第１段
階制御部１３の出力であるノードＴのパルス信号である
“ハイ”区間が短いパルスを受けてしばらくターンオン
されてからターンオフされる。一方、ＮＭＯＳトランジ
スタＭＮ１７は第２段階制御部１４の出力であるノード
Ｕのパルスを受けて“ハイ”の続く間ターンオンされ
る。一方、ＮＭＯＳトランジスタＭＮ１９は、放電制御
部１５の出力を受けてノードＶが“ハイ”状態の間ター
ンオンされる。
階制御部１３の出力であるノードＴのパルス信号である
“ハイ”区間が短いパルスを受けてしばらくターンオン
されてからターンオフされる。一方、ＮＭＯＳトランジ
スタＭＮ１７は第２段階制御部１４の出力であるノード
Ｕのパルスを受けて“ハイ”の続く間ターンオンされ
る。一方、ＮＭＯＳトランジスタＭＮ１９は、放電制御
部１５の出力を受けてノードＶが“ハイ”状態の間ター
ンオンされる。
【００２６】ノードＷへは、ＮＭＯＳトランジスタＭＮ
１８がターンオンされる間にはＶｄｄ−ＶT レベルの電
圧が印加され、ＮＭＯＳトランジスタＭＮ１７がターン
オンされる間にはウエルバイアス電圧ＶｗB −ＶT が印
加され、ＮＭＯＳトランジスタＭＮ１９がターンオンさ
れる間には接地電圧Ｖｓｓが印加される。この時、ＮＭ
ＯＳトランジスタＭＮ１８とＭＮ１７及びＭＮ１９がタ
ーンオンされるタイミングは図４に示す通りである。そ
して、ノードＷがＶｓｓレベルの間、ブートストラップ
キャパシタＣ１６（ノードＺ）はプリチャージ部１２に
よりＶｄｄレベルに充電され、その後、ノードＷがＶｄ
ｄ−ＶT だけ上昇するとノードＺは２Ｖｄｄとなり、さ
らにノードＷがウエルバイアス電圧ＶｗB −ＶT になる
とノードＺが大略Ｖｄｄ＋ウエルバイアス電圧ＶｗB と
なる。そして、ノードＺがこのようにウエルバイアス電
圧ＶｗB 以上に上昇している間、ノードＺの電圧がゲー
トに印加されるトランスファトランジスタＭＮ１２がタ
ーンオンされる。このトランスファトランジスタＭＮ１
２のターンオンにより、ポンピングキャパシタＣ１２の
２Ｖｄｄ電圧が出力端に出力されるのは前述した通りで
ある。
１８がターンオンされる間にはＶｄｄ−ＶT レベルの電
圧が印加され、ＮＭＯＳトランジスタＭＮ１７がターン
オンされる間にはウエルバイアス電圧ＶｗB −ＶT が印
加され、ＮＭＯＳトランジスタＭＮ１９がターンオンさ
れる間には接地電圧Ｖｓｓが印加される。この時、ＮＭ
ＯＳトランジスタＭＮ１８とＭＮ１７及びＭＮ１９がタ
ーンオンされるタイミングは図４に示す通りである。そ
して、ノードＷがＶｓｓレベルの間、ブートストラップ
キャパシタＣ１６（ノードＺ）はプリチャージ部１２に
よりＶｄｄレベルに充電され、その後、ノードＷがＶｄ
ｄ−ＶT だけ上昇するとノードＺは２Ｖｄｄとなり、さ
らにノードＷがウエルバイアス電圧ＶｗB −ＶT になる
とノードＺが大略Ｖｄｄ＋ウエルバイアス電圧ＶｗB と
なる。そして、ノードＺがこのようにウエルバイアス電
圧ＶｗB 以上に上昇している間、ノードＺの電圧がゲー
トに印加されるトランスファトランジスタＭＮ１２がタ
ーンオンされる。このトランスファトランジスタＭＮ１
２のターンオンにより、ポンピングキャパシタＣ１２の
２Ｖｄｄ電圧が出力端に出力されるのは前述した通りで
ある。
【００２７】なお、以上のような本発明と関連する公報
技術として特開平３−１９１９２号公報があるが、この
公報技術では、図５の従来回路と同様に、出力ＰＭＯＳ
トランジスタのウエルをソースに接続しているので、図
５の従来回路と同様な問題点がある。また、他の関連公
報として特開平５−３４２８６９号公報があるが、この
公報にも、トランスファトランジスタのウェルに別途の
電圧発生器を用いて独立的にウェルバイアス電圧を供給
すること（本発明の特徴点）は何ら記載されていない。
技術として特開平３−１９１９２号公報があるが、この
公報技術では、図５の従来回路と同様に、出力ＰＭＯＳ
トランジスタのウエルをソースに接続しているので、図
５の従来回路と同様な問題点がある。また、他の関連公
報として特開平５−３４２８６９号公報があるが、この
公報にも、トランスファトランジスタのウェルに別途の
電圧発生器を用いて独立的にウェルバイアス電圧を供給
すること（本発明の特徴点）は何ら記載されていない。
【００２８】
【発明の効果】以上詳細に説明したように、本発明の電
圧ポンプ回路によれば、トランスファトランジスタとし
てのＰＭＯＳトランジスタのウェルに、別途の電圧発生
器を用いて独立的にウェルバイアス電圧を供給するよう
にしたので、ワードラインとＶｓｓ間の短絡が発生して
も、ポンピング動作を引き続き行うことができ、不良セ
ルを修理してチップ全体を正常的なチップとして生かす
ことができるので、生産歩留りを向上させることができ
る。また、プリチャージトランジスタにＰＭＯＳトラン
ジスタを使用することにより、プリチャージ電圧がＶT
だけドロップしないので、ポンピング効率を増大させる
ことができる。
圧ポンプ回路によれば、トランスファトランジスタとし
てのＰＭＯＳトランジスタのウェルに、別途の電圧発生
器を用いて独立的にウェルバイアス電圧を供給するよう
にしたので、ワードラインとＶｓｓ間の短絡が発生して
も、ポンピング動作を引き続き行うことができ、不良セ
ルを修理してチップ全体を正常的なチップとして生かす
ことができるので、生産歩留りを向上させることができ
る。また、プリチャージトランジスタにＰＭＯＳトラン
ジスタを使用することにより、プリチャージ電圧がＶT
だけドロップしないので、ポンピング効率を増大させる
ことができる。
【図１】本発明による電圧ポンプ回路の実施の形態を示
す回路図。
す回路図。
【図２】図１の電圧ポンプ回路の動作タイミング図。
【図３】図１の回路に使用されるウエルバイアス電圧発
生器の具体的回路図。
生器の具体的回路図。
【図４】図３のウェルバイアス電圧発生器の動作タイミ
ング図。
ング図。
【図５】従来の電圧ポンプ回路を示す回路図。
【図６】図５の電圧ポンプ回路の動作タイミング図。
１０ レベルシフタ ２０ オーバーラップ防止回路 ３０ 電圧ポンピング部 ４０ ウエルバイアス電圧発生器 Ｃ１ ポンピングキャパシタ ＭＰ４ トランスファトランジスタ ＭＰ５ プリチャージトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−342869（ＪＰ，Ａ) 特開 平７−75330（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (5)
- 【請求項１】 ポンピングキャパシタに電荷を充電及び
放電させることにより、昇圧された電圧を得る電圧ポン
プ回路において、 充電したキャパシタの電荷を昇圧電圧として移送するト
ランスファトランジスタとして用いられるＰＭＯＳトラ
ンジスタに独立的にウェルバイアス電圧を供給するため
の別途のウエルバイアス電圧発生器を備え、このウエル
バイアス電圧発生器からの電圧を前記ＰＭＯＳトランジ
スタのウェルに印加することを特徴とする電圧ポンプ回
路。 - 【請求項２】 請求項１記載の電圧ポンプ回路におい
て、前記ポンピングキャパシタに電荷を充電するプリチ
ャージトランジスタを有し、このプリチャージトランジ
スタがＰＭＯＳトランジスタで、このＰＭＯＳトランジ
スタのウエルにも前記ウエルバイアス電圧発生器から電
圧が印加されることを特徴とする電圧ポンプ回路。 - 【請求項３】 請求項１または２記載の電圧ポンプ回路
において、前記ウエルバイアス電圧発生器の発生電圧は
昇圧電圧に比べて同等以上となるようにすることを特徴
とする電圧ポンプ回路。 - 【請求項４】 請求項３記載の電圧ポンプ回路におい
て、前記発生電圧はおおよそ電源電圧Ｖｄｄの２倍にな
ることを特徴とする電圧ポンプ回路。 - 【請求項５】 請求項１ないし４のいずれかに記載の電
圧ポンプ回路において、ウエルバイアス電圧発生器は、 パルス信号を入力として“ハイ”と“ロー”に変化する
時点が同一でない２つのパルス信号を発生するオーバー
ラップ防止制御部と、 前記オーバーラップ防止制御部の出力により制御される
プリチャージ部と、 前記プリチャージ部によりプリチャージされ、さらに充
電電圧が昇圧されるポンピングキャパシタと、 前記オーバーラップ防止制御部の出力で制御され、第１
トランジスタを制御する第１段階制御部、第２トランジ
スタを制御する第２段階制御部、第３トランジスタを制
御する放電制御部と、 前記プリチャージ部および前記第１、第２、第３トラン
ジスタにより充電電圧が制御されるブートストラップキ
ャパシタと、 前記ブートストラップキャパシタの上昇した電圧により
オンして、前記ポンピングキャパシタの昇圧電圧を出力
端子に移送するトランスファトランジスタとを具備する
ことを特徴とする電圧ポンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960019536A KR100189752B1 (ko) | 1996-06-01 | 1996-06-01 | 독립적인 웰 바이어스 전압을 가진 전압 펌프회로 |
| KR1996P-19536 | 1996-06-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1040680A JPH1040680A (ja) | 1998-02-13 |
| JP2945879B2 true JP2945879B2 (ja) | 1999-09-06 |
Family
ID=19460608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9083155A Expired - Fee Related JP2945879B2 (ja) | 1996-06-01 | 1997-04-01 | 電圧ポンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5905402A (ja) |
| JP (1) | JP2945879B2 (ja) |
| KR (1) | KR100189752B1 (ja) |
| DE (1) | DE19642942A1 (ja) |
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|---|---|---|---|---|
| DE19724451C1 (de) * | 1997-06-10 | 1998-12-03 | Siemens Ag | Schaltungsanordnung zum Erzeugen digitaler Signale |
| US6100751A (en) * | 1997-06-20 | 2000-08-08 | Intel Corporation | Forward body biased field effect transistor providing decoupling capacitance |
| US6218892B1 (en) * | 1997-06-20 | 2001-04-17 | Intel Corporation | Differential circuits employing forward body bias |
| US6300819B1 (en) * | 1997-06-20 | 2001-10-09 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
| US6218895B1 (en) | 1997-06-20 | 2001-04-17 | Intel Corporation | Multiple well transistor circuits having forward body bias |
| US6593799B2 (en) | 1997-06-20 | 2003-07-15 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
| US6232827B1 (en) * | 1997-06-20 | 2001-05-15 | Intel Corporation | Transistors providing desired threshold voltage and reduced short channel effects with forward body bias |
| US6204576B1 (en) * | 1998-06-22 | 2001-03-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | High-voltage switch circuit |
| KR100542946B1 (ko) * | 1998-10-28 | 2006-09-13 | 주식회사 하이닉스반도체 | 부트스트랩 회로 |
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| US6680650B2 (en) * | 2001-01-12 | 2004-01-20 | Broadcom Corporation | MOSFET well biasing scheme that migrates body effect |
| KR100861193B1 (ko) * | 2002-07-18 | 2008-09-30 | 주식회사 하이닉스반도체 | 정전기 방전 보호 회로 |
| US7248988B2 (en) * | 2004-03-01 | 2007-07-24 | Transmeta Corporation | System and method for reducing temperature variation during burn in |
| JP4421365B2 (ja) * | 2004-04-21 | 2010-02-24 | 富士通マイクロエレクトロニクス株式会社 | レベル変換回路 |
| US7129745B2 (en) * | 2004-05-19 | 2006-10-31 | Altera Corporation | Apparatus and methods for adjusting performance of integrated circuits |
| US7348827B2 (en) * | 2004-05-19 | 2008-03-25 | Altera Corporation | Apparatus and methods for adjusting performance of programmable logic devices |
| JP4143054B2 (ja) * | 2004-08-19 | 2008-09-03 | 株式会社東芝 | 電圧生成回路 |
| US20060119382A1 (en) * | 2004-12-07 | 2006-06-08 | Shumarayev Sergey Y | Apparatus and methods for adjusting performance characteristics of programmable logic devices |
| EP1691472B1 (en) * | 2005-02-11 | 2009-07-15 | STMicroelectronics (Research & Development) Limited | Self regulating charge pump |
| US7330049B2 (en) * | 2006-03-06 | 2008-02-12 | Altera Corporation | Adjustable transistor body bias generation circuitry with latch-up prevention |
| US7355437B2 (en) | 2006-03-06 | 2008-04-08 | Altera Corporation | Latch-up prevention circuitry for integrated circuits with transistor body biasing |
| US7495471B2 (en) | 2006-03-06 | 2009-02-24 | Altera Corporation | Adjustable transistor body bias circuitry |
| JP5342324B2 (ja) * | 2009-05-26 | 2013-11-13 | ルネサスエレクトロニクス株式会社 | 昇圧回路 |
| JP2010283992A (ja) * | 2009-06-04 | 2010-12-16 | Elpida Memory Inc | 電源電圧生成回路、及び半導体装置 |
| US7986172B2 (en) * | 2009-08-31 | 2011-07-26 | Freescale Semiconductor, Inc. | Switching circuit with gate driver having precharge period and method therefor |
| CN104854698A (zh) | 2012-10-31 | 2015-08-19 | 三重富士通半导体有限责任公司 | 具有低变化晶体管外围电路的dram型器件以及相关方法 |
| KR20180029576A (ko) * | 2016-09-13 | 2018-03-21 | 에스케이하이닉스 주식회사 | 고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0130040B1 (ko) * | 1993-11-09 | 1998-10-01 | 김광호 | 반도체 집적회로의 전압 승압회로 |
| US5493486A (en) * | 1995-03-17 | 1996-02-20 | Motorola, Inc. | High efficiency compact low power voltage doubler circuit |
-
1996
- 1996-06-01 KR KR1019960019536A patent/KR100189752B1/ko not_active IP Right Cessation
- 1996-10-17 DE DE19642942A patent/DE19642942A1/de not_active Withdrawn
-
1997
- 1997-04-01 JP JP9083155A patent/JP2945879B2/ja not_active Expired - Fee Related
- 1997-05-30 US US08/866,128 patent/US5905402A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1040680A (ja) | 1998-02-13 |
| US5905402A (en) | 1999-05-18 |
| DE19642942A1 (de) | 1997-12-11 |
| KR980004932A (ko) | 1998-03-30 |
| KR100189752B1 (ko) | 1999-06-01 |
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