KR100542946B1 - 부트스트랩 회로 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 부트스트랩 회로에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
종래의 부트스트랩 회로에서 전달 트랜지스터로 사용되는 NMOS 트랜지스터에 의한 전달 지연 시간 및 부트스트래핑 전위의 강하없이 출력되도록 한다.
3. 발명의 해결 방법의 요지
본 발명에서는 부트스트랩 회로의 전달 트랜지스터로서 PMOS 트랜지스터를 사용하고, 이 PMOS 트랜지스터를 구동할 수 있는 구동 회로를 구비하도록 한다.

Description

부트스트랩 회로
본 발명은 부트스트랩 회로(bootstrap circuit)에 관한 것으로, 특히 전달 트랜지스터에 의한 전압 강하없이 부트스트래핑 전위를 출력할 수 있는 부트스트랩 회로에 관한 것이다.
저전압(low voltage)용 제품에서는 셀의 데이터를 독출할 때 안정적인 독출 마진을 확보하기 위해 공급된 전원 전압(VCC)보다 높은 전위가 셀의 게이트에 인가되어야 한다. 이러한 높은 전위를 발생시키기 위해 부트스트랩 회로가 필요하다.
종래의 부트스트랩 회로를 워드라인 부트스트랩 회로를 예로 한 도 1 및 도 2를 참조하여 설명한다.
도 1은 종래의 워드라인 부트스트랩 회로의 회로도로서, 다음과 같이 구성된다.
제 1 프리차지부(11)는 반전된 제 1 신호(CLK1b)에 따라 전원 전압(VCC)을 제 1 노드(Q11)에 공급하기 위한 것으로 다음과 같이 구성된다. 제 1 NMOS 트랜지스터(N11)는 반전된 제 1 신호(CLK1b)를 게이트 입력으로 하며, 제 3 노드(Q13)와 접지 단자(VSS) 사이에 접속된다. 제 1 PMOS 트랜지스터(P11)는 반전된 제 1 신호(CLK1b)를 게이트 입력으로 하며, 제 3 노드(Q13)와 제 1 노드(Q11) 사이에 접속된다. 제 2 PMOS 트랜지스터(P12)는 제 3 노드(Q13)의 전위를 게이트 입력으로 하며, 전원 단자와 제 1 노드(Q11) 사이에 접속된다. 제 2 NMOS 트랜지스터(N12)는 전원 전압(VCC)을 게이트 입력으로 하며, 전원 단자와 제 1 노드(Q11) 사이에 접속된다.
제 2 프리차지부(12)는 반전된 제 1 신호(CLK1b)에 따라 전원 전압(VCC)을 제 2 노드(Q12)에 공급하기 위한 것으로, 다음과 같이 구성된다. 제 3 NMOS 트랜지스터(N13)는 반전된 제 1 신호(CLK1b)를 게이트 입력으로 하며, 제 4 노드(Q14)와 접지 단자(VSS) 사이에 접속된다. 제 3 PMOS 트랜지스터(P13)는 반전된 제 1 신호(CLK1b)를 게이트 입력으로 하며, 제 4 노드(Q14)와 제 2 노드(Q12) 사이에 접속된다. 제 4 PMOS 트랜지스터(P14)는 제 4 노드(Q14)의 전위를 게이트 입력으로 하며, 전원 단자와 제 2 노드(Q12) 사이에 접속된다. 제 4 NMOS 트랜지스터(N14)는 전원 전압(VCC)을 게이트 입력으로 하며, 전원 단자와 제 2 노드(Q12) 사이에 접속된다.
제 5 NMOS 트랜지스터(N15)는 제 5 노드(Q15)의 전위를 게이트 입력으로 하며, 제 1 노드(Q11)과 제 2 노드(Q12) 사이에 접속되어 전달 트랜지스터로 작용한다.
구동부(13)는 제 2 신호(CLK2)와 제 2 노드(Q12)의 전위에 따라 제 5 NMOS 트랜지스터(N15)를 구동하기 위한 것으로, 다음과 같이 구성된다. 제 6 NMOS 트랜지스터(N16)는 제 2 노드(Q12)의 전위를 게이트 입력으로 하며, 제 2 신호(CLK2)를 제 1 노드(Q11)에 전달한다. 제 5 PMOS 트랜지스터(P15)는 제 2 신호(CLK2)의 전위를 유지하는 제 5 노드(Q15)의 전위를 게이트 입력으로 하며, 제 3 신호 입력단과 제 1 노드(Q11) 사이에 접속된다.
한편, 제 1 캐패시터(C11)는 제 1 신호(CLK1)가 입력되는 제 1 신호 입력단과 제 1 노드(Q11) 사이에 접속되고, 제 2 캐패시터(C12)는 제 3 신호(CLK3)가 입력되는 제 3 신호 입력단과 제 2 노드(Q12) 사이에 접속되며, 제 3 캐패시터(C13)는 제 2 신호(CLK2)가 입력되는 제 2 신호 입력단과 구동부(13) 사이에 접속된다.
상기와 같이 구성되는 종래의 워드라인 부트스트랩 회로의 구동 방법을 각 신호의 파형을 도시한 도 2를 참조하여 설명하면 다음과 같다.
T1 구간에서와 같이, 제 1, 제 2 및 제 3 신호(CLK1, CLK2 및 CLK3)가 로우 상태를 유지할 경우의 구동 방법을 설명한다. 먼저, 제 1 프리차지부(11)의 제 2 NMOS 트랜지스터(N12)는 입력되는 신호에 관계없이 전원 전압(VCC)에서 문턱 전압(VT)만큼 뺀 전압을 제 1 노드(Q11)에 공급하므로 제 1 노드(Q11)는 {VCC-VT}의 전위를 유지한다.
이 상태에서 반전된 제 1 신호(CLK1b), 즉 하이 상태의 신호가 제 1 프리차지부(11)의 제 1 NMOS 트랜지스터(N11) 및 제 1 PMOS 트랜지스터(P11)의 게이트로 입력된다. 따라서, 제 1 NMOS 트랜지스터(N11)가 턴온되고, 제 1 PMOS 트랜지스터(P11)가 턴오프되어 제 3 노드(Q13)의 전위를 접지 전위(VSS)로 강하시킨다. 접지 전위(VSS)로 강하된, 즉 로우 상태를 유지하는 제 3 노드(Q13)의 전위에 의해 제 2 PMOS 트랜지스터(P12)가 턴온된다. 따라서, 전원 전압(VCC)이 제 1 노드(Q11)로 공급되어 제 1 노드(Q11)는 전원 전압(VCC)의 전위를 유지하게 된다. 이 전위는 제 1 캐패시터(C11)에 차지되고, 제 1 신호(CLK1)이 로우 상태로 입력되므로 제 1 노드(Q11)는 계속해서 전원 전압(VCC)의 전위를 유지하게 된다.
제 2 프리차지부(12)는 제 1 프리차지부(11)와 동일하게 구성되기 때문에 상기 제 1 프리차지부(11)와 동일하게 동작된다. 따라서, 제 2 노드(Q12)는 전원 전압(VCC)의 전위를 유지하게 되고, 이 전위가 제 2 캐패시터(C12)에 차지된다. 한편, 제 3 신호(CLK3)가 로우 상태로 인가되기 때문에 제 2 노드(Q12)는 계속해서 전원 전압(VCC)의 전위를 유지하게 된다.
전원 전압(VCC)의 전위를 유지하는 제 2 노드(Q12)의 전위에 의해 구동부(13)의 제 6 NMOS 트랜지스터(N16)가 턴온되어 제 2 신호(CLK2)의 전위가 제 1 노드(Q11)로 공급되지만, 제 2 신호(CLK2)는 로우 상태를 유지하기 때문에 제 1 노드(Q11)의 전위에 영향을 미치지 못한다. 또한, 로우 상태의 제 2 신호(CLK2)에 의해 제 5 PMOS 트랜지스터(P15)가 턴온되어 제 1 노드(Q11)에 제 2 신호(CLK2)의 전위를 공급하지만 마찬가지로 제 1 노드(Q11)의 전위에는 영향을 미치지 못한다. 로우 상태로 인가되는 제 2 신호(CLK2)에 의해 제 5 NMOS 트랜지스터(N15)가 턴오프된다.
T2 구간에서와 같이 제 1 신호(CLK1)가 하이 상태로 천이할 경우의 동작을 설명한다. 제 1 노드(Q11)가 전원 전압(VCC)의 전위를 유지하는 상태에서 반전된 제 1 신호(CLK1b), 즉 로우 상태의 신호가 제 1 프리차지부(11)의 제 1 NMOS 트랜지스터(N11) 및 제 1 PMOS 트랜지스터(P11)의 게이트로 입력된다. 따라서, 제 1 NMOS 트랜지스터(N11)가 턴오프되고, 제 1 PMOS 트랜지스터(P11)가 턴온되어 제 3 노드(Q13)의 전위는 제 1 노드(Q11)의 전위와 같은 전원 전압(VCC)의 전위로 된다. 전원 전압(VCC)의 전위를 유지하는, 즉 하이 상태를 유지하는 제 3 노드(Q13)의 전위에 의해 제 2 PMOS 트랜지스터(P12)가 턴오프된다. 따라서, 제 1 노드(Q11)는 전원 전압(VCC)의 전위를 유지하게 된다. 이 상태에서 제 1 신호(CLK1)가 하이 상태로 입력되므로 제 1 노드(Q11)는 전원 전압(VCC)에 제 1 신호(CLK1)의 전위가 더해진 전위(이하, 편의상 부팅 전위라 칭함)를 유지하게 된다.
제 2 프리차지부(12)는 제 1 프리차지부(11)와 동일하게 구성되기 때문에 상기 제 1 프리차지부(11)와 동일하게 동작되고, 제 3 신호(CLK3)가 로우 상태로 인가되기 때문에 제 2 노드(Q12)는 계속해서 전원 전압(VCC)의 전위를 유지하게 된다.
전원 전압(VCC)의 전위를 유지하는 제 2 노드(Q12)의 전위에 의해 구동부(13)의 제 6 NMOS 트랜지스터(N16)가 턴온되어 제 2 신호(CLK2)의 전위가 제 1 노드(Q11)로 공급되지만, 제 2 신호(CLK2)는 로우 상태를 유지하기 때문에 제 1 노드(Q11)의 전위에 영향을 미치지 못한다. 또한, 로우 상태의 제 2 신호(CLK2)에 의해 제 5 PMOS 트랜지스터(P15)가 턴온되어 제 1 노드(Q11)에 제 2 신호(CLK2)의 전위를 공급하지만 마찬가지로 제 1 노드(Q11)의 전위에는 영향을 미치지 못한다. 로우 상태로 인가되는 제 2 신호(CLK2)에 의해 제 5 NMOS 트랜지스터(N15)가 턴오프된다.
T3 구간에서와 같이 제 1 및 제 2 신호(CLK1 및 CLK2)가 하이 상태를 유지할 경우의 회로 구동을 설명한다. 상기 T2 구간에서의 동작과 마찬가지로 제 1 노드(Q11)는 부팅 전위(전원 전압(VCC)에 제 1 신호(CLK1)의 전위가 더해진 전위)로 유지되고, 제 2 노드(Q12)는 제 3 신호(CLK3)가 로우 상태로 인가되기 때문에 전원 전압(VCC)의 전위를 유지한다. 이 상태에서 구동부(13)에 인가되는 제 2 신호(CLK2)가 하이 상태로 인가되면, 제 5 NMOS 트랜지스터(N15)가 턴온되어 제 1 노드(Q11)의 전위가 제 2 노드(Q12)로 전달된다. 따라서, 제 2 노드(Q12)는 전원 전압(VCC)의 전위에 제 1 노드로부터 전달받은 전위를 전위를 유지하게 된다. 즉, 제 2 노드(Q12)는 부팅 전위(전원 전압의 전위(VCC)+제 1 신호의 전위)를 유지하여야 한다. 그런데, 제 1 노드(Q11)의 전위가 공급될 때, 제 5 NMOS 트랜지스터(N15)의 문턱 전압을 뺀 전위가 공급되고, 문턱 전압이 상대적으로 큰 NMOS 트랜지스터를 전달 트랜지스터로 사용하기 때문에 전달 시간이 지연된다.
T4 구간에서와 같이, 제 3 신호(CLK3)가 하이 상태로 인가될 경우, 제 2 노드(Q12)의 전위가 {부팅 전위+제 3 신호의 전위-제 5 NMOS 트랜지스터의 문턱 전압}으로 되고, 이 전위가 워드라인으로 공급된다.
상기와 같이 구성 및 동작되는 종래의 워드라인 부트스트랩 회로는 전달 트랜지스터로서, NMOS 트랜지스터를 사용하기 때문에 제 1 노드(Q11)의 전위가 전달 트랜지스터의 문턱 전압만큼 강하되어 제 2 노드(Q12)에 공급된다. 또한, 문턱 전압이 상대적으로 높기 때문에 전달 시간이 지연되는 문제점이 있다.
따라서, 본 발명은 부트스트래핑 전위를 전압 강하 및 지연 시간없이 출력단으로 공급하기 위한 부트스트랩 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 제 1 신호 및 반전된 제 1 신호에 따라 입력 노드의 전위를 제 1 전위로 상승시키기 위한 제 1 수단과, 제 2 신호 및 반전된 제 1 신호에 따라 출력 노드의 전위를 제 1 전위로 상승시키기 위한 제 2 수단과, 상기 입력 노드와 출력 노드간에 접속된 PMOS 트랜지스터와, 상기 제 2 신호 및 상기 출력 노드의 전위에 따라 상기 PMOS 트랜지스터를 구동시켜 상기 출력 노드의 전위를 제 2 전위로 상승시키기 위한 제 3 수단을 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 워드라인 부트스트랩 회로의 회로도이고, 도 4는 상기 회로에 인가되는 각 신호의 파형도이다.
본 발명에 따른 워드라인 부트스트랩 회로의 구성을 설명하면 다음과 같다.
제 1 프리차지부(21)는 반전된 제 1 신호(CLK1b)에 따라 전원 전압(VCC)을 제 1 노드(Q21)에 공급하기 위한 것으로 다음과 같이 구성된다. 제 1 NMOS 트랜지스터(N21)는 반전된 제 1 신호(CLK1b)를 게이트 입력으로 하며, 제 3 노드(Q23)와 접지 단자(VSS) 사이에 접속된다. 제 1 PMOS 트랜지스터(P21)는 반전된 제 1 신호(CLK1b)를 게이트 입력으로 하며, 제 3 노드(Q23)와 제 1 노드(Q21) 사이에 접속된다. 제 2 PMOS 트랜지스터(P22)는 제 3 노드(Q23)의 전위를 게이트 입력으로 하며, 전원 단자와 제 1 노드(Q21) 사이에 접속된다. 제 2 NMOS 트랜지스터(N22)는 전원 전압(VCC)을 게이트 입력으로 하며, 전원 단자와 제 1 노드(Q21) 사이에 접속된다.
제 2 프리차지부(22)는 반전된 제 1 신호(CLK1b)에 따라 전원 전압(VCC)을 제 2 노드(Q22)에 공급하기 위한 것으로, 다음과 같이 구성된다. 제 3 NMOS 트랜지스터(N23)는 반전된 제 1 신호(CLK1b)를 게이트 입력으로 하며, 제 4 노드(Q24)와 접지 단자(VSS) 사이에 접속된다. 제 3 PMOS 트랜지스터(P23)는 반전된 제 1 신호(CLK1b)를 게이트 입력으로 하며, 제 4 노드(Q24)와 제 2 노드(Q22) 사이에 접속된다. 제 4 PMOS 트랜지스터(P24)는 제 4 노드(Q24)의 전위를 게이트 입력으로 하며, 전원 단자와 제 2 노드(Q22) 사이에 접속된다. 제 4 NMOS 트랜지스터(N24)는 전원 전압(VCC)을 게이트 입력으로 하며, 전원 단자와 제 2 노드(Q22) 사이에 접속된다.
제 5 PMOS 트랜지스터(P25)는 제 5 노드(Q15)의 전위를 게이트 입력으로 하며, 제 1 노드(Q21)와 제 2 노드(Q22) 사이에 접속되어 전달 트랜지스터로 작용한다.
구동부(23)는 제 2 신호(CLK2)와 제 2 노드(Q22)의 전위에 따라 제 5 PMOS 트랜지스터(P25)를 구동하기 위한 것으로, 다음과 같이 구성된다. 제 6 PMOS 트랜지스터(P26)는 제 2 노드(Q22)와 제 6 노드(Q26) 사이에 접속되며, 제 5 노드(Q25)의 전위를 게이트 입력으로 한다. 제 7 PMOS 트랜지스터(P27)는 제 2 노드(Q22)와 제 6 노드(Q26) 사이에 접속되며, 제 6 노드(Q26)의 전위를 게이트 입력으로 한다. 제 8 및 제 9 NMOS 트랜지스터(N28 및 N29)는 전원 전압(VCC)을 게이트 입력으로 하여 항상 턴온 상태를 유지하며, 제 6 및 제 5 노드(Q26 및 Q25)의 전위를 패스시킨다. 제 6 NMOS 트랜지스터(N26)는 제 8 NMOS 트랜지스터(N28)와 접지 단자(VSS) 사이에 접속되고, 제 2 신호(CLK2)를 게이트 입력으로 한다. 제 7 NMOS 트랜지스터(N27)는 제 9 NMOS 트랜지스터(N29)와 접지 단자(VSS) 사이에 접속되고, 인버터(I)에 의해 반전된 제 2 신호(CLK2)를 게이트 입력으로 한다.
한편, 제 1 캐패시터(C21)는 제 1 신호(CLK1)가 입력되는 제 1 신호 입력단과 제 1 노드(Q21) 사이에 접속되고, 제 2 캐패시터(C22)는 제 2 신호(CLK2)가 입력되는 제 2 신호 입력단과 제 2 노드(Q22) 사이에 접속된다.
상기와 같이 구성되는 본 발명에 따른 워드라인 부트스트랩 회로의 구동 방법을 각 신호의 출력 파형을 도시한 도 4를 참고로 설명한다.
T1 구간에서와 같이, 제 1 및 제 2 신호(CLK1 및 CLK2)가 로우 상태를 유지할 경우의 구동 방법을 설명한다. 먼저, 제 1 프리차지부(21)의 제 2 NMOS 트랜지스터(N22)는 입력되는 신호에 관계없이 전원 전압(VCC)에서 문턱 전압(VT)만큼 뺀 전압을 제 1 노드(Q21)에 공급하므로 제 1 노드(Q21)는 {VCC-VT}의 전위를 유지한다.
이 상태에서 반전된 제 1 신호(CLK1b), 즉 하이 상태의 신호가 제 1 프리차지부(21)의 제 1 NMOS 트랜지스터(N21) 및 제 1 PMOS 트랜지스터(P21)의 게이트로 입력된다. 따라서, 제 1 NMOS 트랜지스터(N21)가 턴온되고, 제 1 PMOS 트랜지스터(P21)가 턴오프되어 제 3 노드(Q23)의 전위를 접지 전위(VSS)로 강하시킨다. 접지 전위(VSS)로 강하된, 즉 로우 상태를 유지하는 제 3 노드(Q23)의 전위에 의해 제 2 PMOS 트랜지스터(P22)가 턴온된다. 따라서, 전원 전압(VCC)이 제 1 노드(Q21)로 공급되어 제 1 노드(Q21)는 전원 전압(VCC)의 전위를 유지하게 된다. 이 전위는 제 1 캐패시터(C21)에 차지되고, 제 1 신호(CLK1)가 로우 상태로 입력되므로 제 1 노드(Q21)는 계속해서 전원 전압(VCC)의 전위를 유지하게 된다.
제 2 프리차지부(22)는 제 1 프리차지부(21)와 동일하게 구성되기 때문에 상기 제 1 프리차지부(21)와 동일하게 동작된다. 따라서, 제 2 노드(Q22)는 전원 전압(VCC)의 전위를 유지하게 되고, 이 전위가 제 2 캐패시터(C22)에 차지된다. 한편, 제 2 신호(CLK2)가 로우 상태로 인가되기 때문에 제 2 노드(Q22)는 계속해서 전원 전압(VCC)의 전위를 유지하게 된다.
로우 상태의 제 2 신호(CLK2)가 구동부(23)의 제 6 NMOS 트랜지스터(N26)에 인가되어 제 6 NMOS 트랜지스터(N26)을 턴오프시키고, 인버터(I)를 통해 하이 상태로 반전되어 제 7 NMOS 트랜지스터(N27)을 턴온시킨다. 제 8 및 제 9 NMOS 트랜지스터(N28 및 N29)는 전원 전압(VCC)을 게이트 입력으로 하여 항상 턴온 상태를 유지하기 때문에 턴온된 제 7 및 제 9 NMOS 트랜지스터(N27 및 N29)에 의해 제 5 노드(Q25)의 전위가 접지 전위(VSS), 즉 로우 상태의 전위로 된다. 로우 상태의 제 5 노드(Q25)의 전위에 의해 제 6 PMOS 트랜지스터(P26)가 턴온되어 전원 전압(VCC)의 전위를 유지하는 제 2 노드(Q22)의 전위가 인가되어 제 6 노드(Q26)은 하이 상태의 전위를 유지하게 된다. 하이 상태를 유지하는 제 6 노드(Q26)의 전위에 의해 제 7 PMOS 트랜지스터(P27)가 턴오프된다. 한편, 로우 상태의 제 5 노드(Q25)의 전위에 의해 제 5 PMOS 트랜지스터(P25)가 턴온되지만, 제 1 노드(Q21)의 전위와 제 2 노드(Q22)의 전위는 같기 때문에 전하는 이동되지 않는다.
T2 구간에서와 같이 제 1 신호(CLK1)가 하이 상태로 천이할 경우의 동작을 설명한다. 제 1 노드(Q21)가 전원 전압(VCC)의 전위를 유지하는 상태에서 반전된 제 1 신호(CLK1b), 즉 로우 상태의 신호가 제 1 프리차지부(21)의 제 1 NMOS 트랜지스터(N21) 및 제 1 PMOS 트랜지스터(P21)의 게이트로 입력된다. 따라서, 제 1 NMOS 트랜지스터(N21)가 턴오프되고, 제 1 PMOS 트랜지스터(P21)가 턴온되어 제 3 노드(Q23)의 전위는 제 1 노드(Q21)의 전위와 같은 전원 전압(VCC)의 전위로 된다. 전원 전압(VCC)의 전위를 유지하는, 즉 하이 상태를 유지하는 제 3 노드(Q23)의 전위에 의해 제 2 PMOS 트랜지스터(P22)가 턴오프된다. 따라서, 제 1 노드(Q21)는 전원 전압(VCC)의 전위를 유지하게 된다. 이 상태에서 제 1 신호(CLK1)가 하이 상태로 입력되므로 제 1 노드(Q11)는 전원 전압(VCC)에 제 1 신호(CLK1)의 전위가 더해진 전위(이하, 편의상 부팅 전위라 함)를 유지하게 된다.
제 2 프리차지부(22)는 제 1 프리차지부(21)와 동일하게 구성되기 때문에 상기 제 1 프리차지부(21)와 동일하게 동작되고, 제 2 신호(CLK2)가 로우 상태로 인가되기 때문에 제 2 노드(Q22)는 계속해서 전원 전압(VCC)의 전위를 유지하게 된다.
로우 상태의 제 2 신호(CLK2)에 의해 구동부(23)는 상술한 T1 구간에서와 마찬가지로 동작하여 제 5 PMOS 트랜지스터(P25)를 턴온시킨다. 이때, 제 1 노드(Q21)의 전위는 부팅 전위를 유지하고, 제 2 노드(Q22)의 전위는 전원 전압(VCC)의 전위를 유지하기 때문에 제 1 노드(Q21)의 전위가 제 2 노드(Q22)로 이동하게 된다. 따라서, 제 2 노드(Q22)는 전원 전압(VCC)의 전위에 제 1 신호(CLK1)의 전위가 더해진 부트스트래핑 전위를 유지하게 된다. 그런데, 전달 트랜지스터로 사용되는 제 5 PMOS 트랜지스터(P25)는 문턱 전압이 작기 때문에 전달 지연 시간이 거의 없이 제 1 노드(Q21)의 전위가 제 2 노드(Q22)로 전달된다.
T3 구간에서와 같이 제 1 및 제 2 신호(CLK1 및 CLK2)가 하이 상태를 유지할 경우의 회로 구동을 설명한다. 상기 T2 구간에서의 동작과 마찬가지로 제 1 노드(Q11)는 턴온된 제 5 PMOS 트랜지스터(P25)를 통해 제 1 신호(CLK1)의 전위만큼이 제 2 노드(Q22)로 전달되어 전원 전압(VCC)의 전위를 유지하게 된다. 한편, 제 2 노드(Q22)는 하이 상태의 제 2 신호(CLK2)가 인가되어 부팅 전위에 제 2 신호(CLK2)의 전위가 더해진 브트스트래핑 전위를 유지하게 된다.
그런데, 하이 상태의 제 2 신호(CLK2)에 의해 구동부(23)의 제 6 NMOS 트랜지스터(N26)가 턴온되고, 인버터(I)를 통해 로우 상태로 반전되어 제 7 NMOS 트랜지스터(N27)가 턴오프된다. 따라서, 제 5 노드(Q25)는 하이 상태를 유지하게 되고, 제 6 노드(Q26)는 로우 상태를 유지하게 된다. 이에 의해 제 5 PMOS 트랜지스터(P25)가 턴오프되어, 부팅 전위를 유지하는 제 1 노드(Q21)보다 높은 전위, 즉 부팅 전위에 제 2 신호(CLK2)의 전위가 더해진 전위(편의상 부트스트래핑 전위)를 유지하는 제 2 노드(Q22)의 전위가 제 1 노드(Q21)으로 역류하는 것을 방지한다. 부트스트래핑 전위가 출력단(OUT)으로 출력된다.
상술한 바와 같이 본 발명에 의하면 전달 트랜지스터에 의한 전압 강하없이 부트스트래핑 전위를 워드라인에 시간 지연없이 전달할 수 있어 액세스(access) 시간 감소와 센스 증폭기의 마진을 확보할 수 있다.
도 1은 종래의 워드라인 부트스트랩 회로의 회로도.
도 2는 종래의 워드라인 부트스트랩 회로에 인가되는 신호의 파형도.
도 3은 본 발명에 따른 워드라인 부트스트랩 회로의 회로도.
도 4는 본 발명에 따른 워드라인 부트스트랩 회로에 인가되는 신호의 파형도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 : 제 1 프리차지부 12, 22 : 제 2 프리차지부
13, 23 : 구동부
P11 내지 P15 : 제 1 내지 제 5 PMOS 트랜지스터
N11 내지 N16 : 제 1 내지 제 6 NMOS 트랜지스터
C11 내지 C13 : 제 1 내지 제 3 캐패시터
Q11 내지 Q15 : 제 1 내지 제 5 노드
P21 내지 P27 : 제 1 내지 제 7 PMOS 트랜지스터
N21 내지 N29 : 제 1 내지 제 9 NMOS 트랜지스터
C21 및 C22 : 제 1 및 제 2 캐패시터
Q21 내지 Q26 : 제 1 내지 제 6 노드
I : 인버터

Claims (3)

  1. 제 1 신호 및 반전된 제 1 신호에 따라 입력 노드의 전위를 제 1 전위로 상승시키기 위한 제 1 수단과,
    상기 제 1 신호의 전위를 상기 입력 노드에 전달하여 상기 제 1 전위를 제 2 전위로 상승시키는 제 1 캐피시터부와,
    상기 반전된 제 1 신호에 따라 출력 노드의 전위를 제 1 전위로 상승시키기 위한 제 2 수단과,
    상기 제 2 신호의 전위를 상기 출력 노드에 전달하여 상기 제 1 전위를 제 3 전위로 상승시키는 제 2 캐피시터부와,
    상기 입력 노드와 출력 노드를 연결시켜 상기 입력 노드의 전위를 상기 출력 노드로 전달하기 위한 PNMOS 트랜지스터와,
    상기 제 1 신호 및 상기 출력 노드의 전위에 따라 상기 PNMOS 트랜지스터를 구동시키기 위한 제 3 수단을 포함하는 것을 특징으로 하는 부트스트랩 회로.
  2. 제 1 항에 이Tdj서, 상기 제 3 수단은 상기 출력 노드와 제 1 노드 사이에 접속된 제 1 PMOS 트랜지스터와,
    상기 출력 노드와 제 2 노드 사이에 접속된 제 2 PMOS 트랜지스터와,
    상기 제 2 노드와 접지 단자 사이에 접속되어 상기 제 2 신호에 따라 구동되는 제 1 NMOS 트랜지스터와,
    상기 제 2 노드와 상기 접지 단자 사이에 접속되어 상기 반전된 제 2 신호에 따라 구동되는 제 2 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 부트스트랩 회로.
  3. 제 2 항에 있어서, 상기 제 1 및 제 2 PMOS 트랜지스터는 교차 접속된 것을 특징으로 하는 부트스트랩 회로.
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KR920003645A (ko) * 1990-07-14 1992-02-29 문정환 더미워드선 부트스트랩 회로
KR950030341A (ko) * 1994-04-29 1995-11-24 김주용 반도체 소자의 부스트랩 회로
KR980004932A (ko) * 1996-06-01 1998-03-30 문정환 독립적인 웰 바이어스 전압을 가진 전압 펌프 회로

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