KR100328161B1 - 집적 회로 메모리 - Google Patents

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KR100328161B1
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모토로라 인코포레이티드
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    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Abstract

집적 회로 메모리(20)는 시스템 클럭 주파수 및 시스템 클럭 듀티 사이클에 무관한 자동 시간 조절 기록 펄스들 발생하는 기록 펄스 발생기(38)를 갖는다. 기록 펄스 발생기(38)는 지연 소자(56) 및 지연 소자(68)를 포함한다. 기록 펄스는 클럭 신호의 상승 에지상에서 트리거되며, 지연 소자(68)에 의해 제공된 지연 시간에 의해 결정되는 지속 기간을 갖는다. 지연 소자(56, 68)는 단일 측면 지연을 제공하며, 집적 회로 메모리(20)의 프로세스, 전원 공급, 온도 변화를 보상한다.

Description

집적 회로 메모리
발명의 분야
본 발명은 메모리, 특히, 클럭 주파수 및 듀티 사이클에 무관한 자동 시간조절 기록 펄스를 갖는 메모리에 관한 것이다.
발명의 배경
동기식 정적 임의 접근 메모리(SRAM)는 모든 입출력용 래치, 양호한 구동 능력, 및 자동 시간조절 기록 사이클의 단일체 집적 회로상의 모두를 갖는 집적 회로 메모리 형태이다. 동기식 SRAM 통상 데이타 처리 시스템의 고속 캐시로 이용된다. 캐시로서 이용될 때는, 동기식 SRAM 은 단일 시스템 클럭의 제어하에 있게 된다. 동기식 SRAM 은 비동기식 SRAM 에 비하여 몇가지 이점을 가지고 있다. 먼저, 동기식 SRAM 은 일반적으로 극소의 외부 논리칩만을 요구한다. 두번째로, 동기 SRAM 은 등등한 비동기식 SRAM 보다는 빠른 시스템 속도에서 동작할 수 있다. 하지만, 동기식 SRAM 이 보다 높은 시스템 클럭 주파수에서 동작하도록 요구됨에 따라 타이밍 지정을 맞추기가 점진적으로 더 어려워진다.
최근은 동기식 SRAM 에 있어서는, 기록 사이클은 한 클럭 사이클 이하에서 이루어질 수 있다. 기록 펄스는 기록 사이클이 발생하는 윈도우를 설정하기 위하여 발생된다. 기록 펄스중에, 비트 라인상의 비교적 큰 미분 신호가 선택된 메모리 셀의 내용을 중복 기록한다. 이리한 기록 사이클의 끝에서, 비트 라인 균등화가 비트 라인쌍 상의 전압을 충분히 근접하게 되게 하여, 데이타가 중복 기재되지 않고 올바른 데이타가 다음의 판독 사이클중에 빠르게 감지될 수 있게 된다. 비트 라인이 충분히 따르게 균등화되지 않는다면, 잘못된 데이타가 다음의 판독 사이클상에서 선택된 메모리 셀에 기록될 수 있게 된다.
기록 신호는 데이타가 선택된 메모리 셀에 기록될 수 있는 충분한 지속 기간이 있어야 한다. 일반적으로, 기록 펄스는 시스템 출력 신호의 주파수 및 듀티 사이클에 종속된다. 기록 펄스는 클럭 신호의 상승 에지상에서 초기화되며, 기록 펄스의 지속 기간은 클럭 신호의 듀티 사이클에 의해 결정된다. 매우 높은 클럭 주파수 포는 매우 짧은 듀티 사이클(클럭 하이시간)에서, 선택된 메모리 셀에 데이타를 연속적으로 기록하고 비트 라인을 균등화하는데 시간이 충분하지 않을 수 있다.
실례로, 125 메가헤르쯔의 시스템 클럭 주파수는 단지 8 나노초의 클럭 사이클만을 제공한다. 50% 듀티 사이클에 대하여는, 단지 4 나노초만이 기록 사이클을 달성하는데 유용 가능하다. 클럭 신호의 듀티 사이클 또는 주파수의 미소 변동은 메모리에 잘못된 데이타가 기록될 수 있게 할 수 있다.
적절한 실시예의 설명
일반적으로, 본 발명은 클럭 주파수 및 클럭 듀티 사이클에 무관한 자동 시간 조절 기록 펄스를 발생하는 기록 펄스 발생기를 갖는 동기식 집적 회로 메모리를 제공한다. 기록 펄스는 시스템 클럭 신호의 상승 에지에서 트리거되고, 두개의 단일 면을 갖는 지연 소자 및 제어 논리에 의해 제공된 지연 시간에 의해 결정된 지속 기간을 갖는다. 기록 펄스 발생기는 집적 회로 메모리가 높은 클럭 신호 주파수로 동작하게 한다. 또한, 기록 펄스 발생기는 집적 회로 메모리가 비교적 짧은 듀티 사이클을 갖는 클럭 신호로 동작할 수 있게 한다. 부가하여, 지연 소가는 집적 회로 메모리의 온도, 전원공급 및 프로세스 변화를 보상한다.
본 발명은 제 1 도 내지 제 4 도와 관련하여 더욱 자세히 설명된다. 제 1 도는 본 발명에 따른 집적 회로 메모리(20)를 블럭 형태로 도시한다. 메모리(20)는 메모리 어레이(22), 행 디코더(26), 열 디코더(28), 행 선택 회로(30), 열 논리 회로(32), 비트 라인 로드/기록 구동기(34), 기록 논리 회로(36), 기록 펄스 발생기(38), 및 출력 버퍼(40)를 포함한다. 메모리 어레이(22)는 정적 임의 접근메모리(SRAM) 셀을 포함한다. 각각의 메모리 셀은 비트 라인쌍과 워드 라인에 연결된다.
표시된 메모리 셀(24)은 비트 라인쌍 라벨 "BL" 및 "BL*"과 워드라인 라벨 "WL"에 연결된다.
행 디코더(26)는 다수의 어드레스 신호 라벨 "ROW ADDRESS"을 수신하고, 열 디코더(28)는 다수의 어드레스 신호 라벨 "(COLUMN ADDRESS"을 수신하며, 행 디코더(26) 및 열 디코더(28) 각각은 다수의 디코드된 어드레스 신호를 행 선택 회로(30) 및 열 논리 회로(32) 각각으로 제공한다. 디코드된 어드레스 신호를 수신함에 응답하며, 행 선택 회로(30)는 메모리 어레이(22)에서 위드 라인을 선택하고, 열 논리 회로(32)는 비트 라인쌍을 선택한다. 워드 라인과 비트 라인쌍의 교차첨에 위치된 메모리 셀은 기록 사이클중에 비트 라인쌍을 통해 데이타를 수신하고, 판독 사이클중에 비트 라인상에 데이타를 제공한다. 행 디코더(26)와 열 디코더(28)에 의해 수신된 특정 어드레스 신호는 특정한 유의값을 갖지 않으며, 다른 실시예에서는 다를 수도 있다. 또한, 행 디코더(26) 및 열 디코더(28)에 의해 실행되는 디코딩 양은 본 발명을 실명하는데 있어 중요치 않으며, 다른 실시예에서는 다를 수 있다.
메모리(20)의 판독 사이클중에, "W*" 라벨의 기록 인에이블 신호와 "CS" 라벨의 칩 선택 신호는 각각 논리 하이로 가정되어 기록 펄스 발생기(38)예 제공된다. 기록 펄스 발생기(38)는 기록 논리 회로(36)에 연결되며, 기록 인에이블 신호W*", 칩 선택 신호 CS, 및 "K" 라벨의 클럭 신호에 응답하여 기록 논리 회로(36)에 "CSWE" 라벨의 자동 시간 조절 기록 펄스를 제공한다. 기록 인에이블 신호 W*, 칩 선택 신호 CS, 및 클럭 신호 K는 일반적으로 데이타 처리기(도시되지 않음)에 의해 외부적으로 발생된다. 실례로 메모리 셀(24)인, 판독될 메모리 셀을 선택하도록 행 어드레스 신호 ROW ADDRESS 는 행 디코더(26)로 제공되고, 열 어드레스 신호 COLUMN ADDRESS 는 열 디코더(28)에 제공된다. 데이타는 비트 라인쌍의 비트 라인간의 미분 전압의 형태로 메모리 셀(24)에 의해 비트 라인 쌍 BL/BL*으로 제공된다. 열 논리 회로(32)의 감지 증폭기는 미분 신호를 감지하여 증폭하고, 미분 전압을 출력 버퍼(40)에 제공한다. 데이타 신호 DOUT는 선택된 메모리 셀에 기억된 데이타에 대응하는 출력 단자(도시되지 않음)에 제공된다. 데이타 구성, 또는 특정 어드레스에 제공된 데이타 신호수는 중요치 않으며, 다른 실시예에서는 다를 수 있다.
메모리(20)의 기록 사이클중에, 기록 인에이블 신호 W*가 논리 로우로 가정되고, 칩 선택 신호 CS 가 논리 하이로 가정된다. 실례로 메모리 셀(24)인, 기록될 메모리 셀을 선택하도록, 행 어드레스 신호 ROW ADDRESS 가 행 디코더(26)에 제공되고, 열 어드레스 신호 COLUMN ADDRESS 가 열 디코더(28)에 제공된다. "DIN" 라벨의 단일 단자 데이타 신호가 기록 논리 회로(36)에 제공된다. 기록 논리 희로(36)는 데이타 버퍼 및 패치를 포함한다. 기록 펄스 CSWE 는 기록 펄스 발생기(38)에 의한 클럭 신호 K 의 상승 에지에서 논리 하이로 가정된다. 기록펄스 CSWE 가 논리하이인 시간중에, 신호 DIN의 데이타에 상응하는 "EQD/EQD*" 라벨의 미분 데이타 신호가 비트 라인 로드/기록 구동기(34)에 제공된다. 실례로, 비트 라인쌍 BL/BL*인 선택된 비트 라인쌍은 미분 전압의 형태로 미분 데이타 신호를 수신하며, 선택된 워드 라인과 비트 라인쌍에 연결된 메모리 셀에 미분 전압을 제공한다. 비트 라인 쌍에 제공된 미분 전압은 중복 기재 하기에 충분히 크며, 필요하다면 데이타는 선택된 메모리 셀에 기억된다. 기록 사이클에이어, 비트 라인 로드는 판독 사이클에 대비하며 비트 라인쌍의 미분 전압을 균등화 한다.
높은 클럭 주파수에서, 주파수 또는 듀티 사이클의 미세 변화는 잘못된 데이타가 메모리 어레이(22)에 기록될 수 있게 한다. 기록 펄스 발생기(38)는 클럭 신호 K 의 듀티 사이클 또는 주파수에 무관한 기록 펄스 CSWE 를 제공한다. 기록 펄스는 클럭 신호 K 의 에지에 의해 트리거되며, 소정의 지연을 제공하기 위하여 지연 소자에 의해 결정된 지속 기간을 갖는다. 기록 펄스 발생기(38)의 동작은 제 2 도 및 제 3 도의 설명에서 더욱 상세히 기술된다.
제 2 도는 제 1 도 메모리(20)의 기록 펄스 발생기(38)를 일부는 논리 회로의 형태로 일부는 블럭 회로의 형태로 도시한다. 기록 펄스 발생기(38)는 자동 시간 조절 기록 펄스 회로(50), NAND 논리 게이트(52), 및 NOR 논리 게이트(54)를 포함한다. 자동 시간조절 기록 펄스 회로(50)는 단일 측면 지연 소자(56 및 68), 인버터(58 및 62), NAND 논리 게이트(60), 및 NOR 논리 게이트(64 및 66)를 포함한다.
지연 소자(56)는 클럭 신호 K 를 수신하기 위한 입력 단자와 출력 단자를 갖는다. 지연 소자(56)는 "D1" 라벨의 소정 지연 시간을 제공하며, 제 4 도에 더욱 상세히 도시된다. 인버터(58)는 지연 소자(56)의 출력 단자에 접속된 입력 단자와, "100" 라벨의 신호를 제공하기 위한 출력 단자를 갖는다. NAND 논리 게이트(60)는 클럭 신호 K 를 수신하기 위한 제 1 입력 단자, 지연 소자(56)의 출력 단자에 연결된 제 2 입력 단자, 및 "101" 라벨의 신호를 제공하기 위한 출력 단자를 갖는다. 인버터(62)는 NAND 논리 게이트(60)의 출력 단자에 접속된 입력 단자와, "102" 라벨의 신호를 제공하기 위한 출력 단자를 제공한다. NOR 논리게이트(64)는 인버터(62)의 출력 단자에 접속된 제 1 입력 단자, 제 2 입력 단자, 및 "103" 라벨의 신호를 제공하기 위한 출력 단자를 갖는다. NOR 논리 게이트(66)는 NOR 논리 게이트(64)의 출력 단자에 접속된 제 1 입력 단자, 제 2 입력 단자, 및 "KW" 라벨의 신호를 제공하기 위해 NOR 논리 게이트(64)의 제 2 입력 단자에 연결된 출력 단자들 갖는다. 지연 소자(68)는 NOR 논리 게이트(66)의 출력 단자에 접속된 입력 단자와, "104" 라벨의 신호를 제공하기 위한 NOR 논리 게이트(66)의 입력 단자에 접속된 출력 단자를 갖는다. 지연 소자(68)는 "D2" 라벨의 소정 지연 시간을 제공한다.
NAND 논리 게이트(52)는 NOR 논리 게이트(66)의 출력 단자에 접속된 제 1 입력 단자, 칩 선택 신호 CS 를 수신하기 위한 제 2 입력 단자, 및 출력 단자를 갖는다. NOR 논리 게이트(54)는 NAND 논리 게이트(52)의 출력 단자에 접속된 제 1입력 단자, 기록 인에이블 신호 W*를 수신하기 위한 제 2 입력 단자, 및 기록 펄스 CSWE를 제공하기 위한 출력 단자를 갖는다. 신호명 뒤의 별표(*)는 신호가 동일명을 갖지만 별표(*)가 없는 신호의 논리적 보수임을 나타낸다. 또한, 논리 게이트 각각은 단일의 논리 게이트 보다는 오히려 논리 동작을 나타낸다.
제 3 도는 제 2 도 기록 펄스 발생기(38)의 여러 신호에 대한 타이밍도를 나타낸다. 제 3 도의 타이밍도는 스캐일대로 도시되지 않았으며, 여러 신호에 대한 관련 전압 레벨을 나타내지 않았다. 또한, 클력 신호는 사이클로 분할되며, 각각의 사이클은 변호에 앞선 "T" 에 의해 유일하게 라벨된다. "T0" 및 "T1" 라벨인 클럭 신호 K 의 두 사이클이 제 3 도에 도시된다. 클럭 사이클 T0 는 듀티 사이클 약 50% 와 같은 출력 사이클을 나타낸다. 클럭 사이클 T1 은 50% 이하의 듀티 사이클을 갖는 클럭 사이클을 나타낸다.
제 2 도 및 제 3 도를 참조하면, 클럭 사이클 T0 의 시작은 클럭 신호 K 가 논리 하이로 전이할 때 시작된다. 신호(100)는 지면 소자(56) 및 인버터(58)에 의해 제공된 소정의 지연 D1 이후 논리 로우로 전이된다. NAND 논리 게이트(60)의 출력 단자로부터의 신호(101)는 클럭 신호 K 가 논리 하이로 전이됨에 따라 논리 로우로 전이된다. 신호(102)는 신호(101)가 논리 로우로 전이됨에 따라 논리 하이로 전이된다. 신호(103)는 신호(102)가 논리 하이로 전이됨에 따라 논리 로우로 전이된다. 신호 KW 는 신호(103)가 논리 로우로 전이됨에 따라 논리 하이로 전이된다. 칩 선택 신호 CS 가 논리하이이고, 기록 인에이블 신호 W*가 기록 사이클을 나타내는 논리 로우이면, 기록 펄스 CSW 가 기록 논리 회로(36)에 논리 하이로서 제공된다. 미분 데이타 신호 EQD/EQD*는 기록 펄스 CSWE 가 논리 하이인 시간중에 그에 응답하여 메모리 어레이(22)의 선택 메모리 셀에 제공된다. CSWE 의 지속 기간은 대략 신호 KW 의 지속 기간과 동일하다.
지연 시간 D1 이 만료한 후, 신호(100)는 논리 로우로 전이되어, 신호(101)가 논리 하이로 전이된다. 신호(102)는 신호(101)에 응답하여 논리 로우로 전이된다. 신호(103)는 신호 KW 가 논리 로우로되고 NOR 논리 게이트(64)의 제 2 입력 단자에 다시 공급되기까지 논리 하이로 전이되지 않는다. 신호(103)는 신호 KW 가 논리 로우로 전이되기까지 논리 하이로 복귀할 수 없다. 신호 KW 는 지연 소자(68)에 의해 제공된 소정의 지면 D2 이후까지 논리 로우로 복귀하지 않는다. 지연 시간 D2 가 만료된 후, 신호(104)는 논리 하이로 전이되고 NOR 논리 게이트(66)의 제 2 입력 단자에 제공된다. 다음 신호 KW 는 논리 로우로 복귀하며, 기록 펄스를 종료하고, 신호(103)가 모두 논리 로우인 신호(102) 및 신호 KW 에 따라 논리 하이로 복귀하게 된다. 다음, 신호(104)는 신호 KW 논리 로우로 전이됨에 따라 논리 로우로 전이된다. 신호 KW 의 지속 기간은 지면 시간 D2 의 길이에 의해 결정된다. 지연 시간 D1 은 신호 KW 가 논리 하이로 전이하기에 충분하게 로우로 유지된다. 적절한 실시예에 있어서, 지연 시간 D1 은 지연 시간 D2 의 대략 반이되므로, 신호(102)는 신호(103)의 논리 로우 시간의 대략 중간점에서 논리 로우로 전이된다. 이러한 것은 기록 펄스 발생기(38)의 마진을 증가시킨다. 다른 실시예에 있어서, 지연 시간 D1 은 지연 시간 D2의 반과는 다를 수 있다.
클럭 사이클 T1 중에, 상술된 바와 같이, 클럭 신호 K 의 듀티 사이클은 50% 미만이 된다. 클럭 사이클 T1 의 시작은 클럭 신호 K 가 논리 하이로 전이할 때 발생한다. 기록 펄스 회로(50)는 클럭 신호 K 의 주파수 또는 듀티 사이클과 무관하게 클럭 사이클 T0 중에서와 동일하게 동작한다. 신호(100)는 지연 소자(56) 및 인버터(58)에 의해 제공된 소정의 지연 D1 이후 논리 로우로 전이된다. NAND 논리 게이트(60)의 출력 단자로부터의 신호(101)는 클럭 신호 K 가 논리 하이로 전이됨에 따라 논리 로우로 전이된다. 신호(102)는 신호(101)가 논리 로우로 전이됨에 따라 논리 하이로 전이된다. 신호(103)는 신호(102)가 논리 하이로 전이됨에 따라 논리 로우로 전이된다. 신호 KW 는 신호(103)가 논리 로우로 전이됨에 따라 논리 하이로 전이된다. 기록 사이클을 나타내듯이, 칩 선택 신호 CS 가 논리 하이이고 기록 인에이블 신호 W*가 논리 로우라면, 기록 펄스 CSWE 가 논리 하이로서 기록 논리 회로(36)에 제공된다. 미분 데이타 신호 EQD/EQD*는 기록 펄스 CSWE가 논리 하이인 시간중에서 그에 따라 메모리 에레이(22)의 선택 메모리 셀에 제공된다. 클럭 사이클 T0 에 대해 상술된 바와 같이, CSWE 의 지속 기간은 대략 신호 KW 의 지속기간과 동일하다.
지연시간 D1 이 만료한 후에 신호(100)는 논리 로우로 전이되어, 신호(101)가 논리 하이로 전이되게 한다. 신호(102)는 논리 로우로 전이된다. 신호(103)는 신호 KW 가 논리 로우가 되고 NOR 논리 게이트(64)의 제 2 입력 단자로 다시 공급되기까지 논리 하이로 전이되지 않는다. 신호(103)는 신호 KW 가 논리 로우로 전이되기까지 논리 하이로 복귀할 수 없다. 신호 KW 는 지연 소자(68)에 의해 제공된 소정의 지연 시간 D2 가 만료한 후까지 논리 로우로 복귀할 수 없다. 지연 시간 D2 가 만료한 후, 신호(104)는 논리 하이로 전이되어, NOR 논리 게이트(66)의 제 2 입력 단자에 제공된다. 다음, 신호 KW 는 논리 로우로 복귀하고, 기록 펄스를 종료하며, 각각 논리 로우가 되는 신호(102) 및 신호 KW 에 따라 신호(103)를 논리 하이로 복귀하게 한다. 다음, 신호(104)는 신호 KW 가 논리 로우로 전이됨에 따라 논리 로우로 전이된다. 신호 KW 의 지속 기간은 제 3 도에 도시된 바와 같이 지연 시간 D2 의 길이에 의해 결정되고 클럭 신호 K 의 듀티 사이클에는 의존하지 않는다.
제 4 도는 제 2 도 기록 펄스 발생기(38)의 단일 측면 지연 소자(56)를 구성도의 형태로 도시한다. 지연 소자(56)는 직렬 접속 인버터(70, 74, 77 및 81)와 N 채널 트랜지스터(73 및 80)를 포함한다. 인버터(70)는 P 채널 트랜지스터(71) 및 N 채널 트랜지스터(72)를 포함한다. 인버터(74)는 P 채널 트랜지스터(75) 및 N 채널 트랜지스터(76)를 포함한다. 인버터(77) P 체널 트랜지스터(78) 및 N 채널 트랜지스터(79)를 포함한다. 인버터(81)는 P 채널 트랜지스터(82) 및 N 채널 트랜지스터(83)를 포함한다. 인버터(70)의 출력 단자는 노드(110)에서 인버터(74)의 입력 단자에 접속되며, 인버터(74)의 출력 단자는 노드(111)에서 인버터(77)의 입력 단자에 접속되고, 인버터(77)의 출력 단자는 노드(112)에서 인버터(81)의 입력 단자에 접속된다. 인버터(81)의 출력 단자는 인버터(58)(제 2 도)의 입력 단자에 접속된다.
또한, N 채널 트랜지스터(73)는 N 채널 트랜지스터(72)의 소스에 접속된 드레인, "NBIAS" 라벨의 바이어스 전압을 수신하는 게이트, 및 "Vss" 라벨의 전원 공급 전압에 접속된 소스를 갖는다. N 채널 트랜지스터(80)는 N 채널 트랜지스터(79)의 소스에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 전원 공급 전압 Vss 에 접속된 소스를 갖는다. N 채널 트랜지스터(73 및 80)는 단일 측면 지연을 제공하는데 이용되며, 여기서 단일 측면 지연은 클럭 신호 K 가 논리 로우 전압에서 논리 하이 전압으로 전이할 때 발생한다.
클럭 신호 K 가 논리 로우 전압에서 논리 하이 전압으로 전이할 때, 바이어스 전압 NBIAS은 프로세스, 전원공급, 및 온도 변화를 최소화하도록 클럭 신호 K 의 로우 대 하이 전이를 조절한다. P 채널 트랜지스터(71)는 실질적으로 비전도성이 되며, N 채널 트랜지스터(72)는 전도성이 된다. 노트(110)에서의 전압은 N 채널 트랜지스터(72 및 73)들 통해 논리 로우 전압으로 감소된다. 노드(110)에서의 논리 로우 전압은 N 채널 트랜지스터(76) 및 P 채널 트랜지스터(75)의 게이트에 제공되어, 노드(111)에서 논리 하이 전압이 되게 한다. 논리 하이 전압은 N 채널 트랜지스터(79)가 전도성이 되게 하고, P 채널 트랜지스터(78)가 비전도성이 되게 한다. 노드(112)에서의 전압은 N 채널 트랜지스터(80)를 통해 논리 로우 전압으로 감소된다. 다음, 인버터(81)는 인버터(58)의 입력 단자에 논리 하이 전압을 제공한다.
N 채널 트랜지스터(73 및 80)는 클럭 신호 K 가 논리 하이 전압에서 논리 로우 전압으로 전이할 때 상승 시간에 효과를 미치지 못하며, 이와 같이 단일 측면 지연을 제공하게 된다.
지연 소자(68)는 지연 소자(56)와 유사한 회로를 사용하여 단일 측면 지연을 제공하지만, 지연 소자(68)는 지연 시간 D2 를 증가하도록 더 많은 직렬 접속 인버터를 포함하며, D2 가 지연 시간 D1 의 약 2 배가 되게 한다.
기록 펄스 발생기(38)는 메모리(20)가 보다 높은 클럭 신호 주파수로 동작하계 한다. 또한, 기록 펄스 발생기는 메모리(20)가 (4 나노초의 지속기간보다 적은) 비교적 짧은 듀티 사이클을 갖는 클럭 신호로 동작하게 한다. 부가하여, 바이어스 전압 VBIAS는 온도, 전원공급, 및 프로세스 변화를 보상하도록 지연 소자(56 및 68)에 이용된다.
본 발명은 적절한 실시예를 통하여 기술되었지만, 당 기술분야에 숙련된 사람들은 본 발명을 다양한 방법으로 변형할 수 있을 것이며, 상기 기술되고 설정된 것과는 다른 많은 실시예를 가정할 수 있을 것임이 명백하다. 따라서, 본 발명의 의도와 범주에 포함되는 발명의 모든 변형을 포괄하는 것은 부가된 청구범위에 의한다.
제 1 도는 본 발명에 따른 메모리의 블럭도.
제 2 도는 제 1 도 메모리의 기록 펄스 발생기의 논리 회로 및 블럭도.
제 3 도는 제 1 도 메모리의 다양한 신호의 타이밍도.
제 4 도는 제 2 도 기록 펄스 발생기의 지연 소자의 블럭도.
*도면의 주요부분에 대한 부호의 설명
22:메모리 어레이 26:행 디코더
28:열 디코더 36:기록 논리 회로
38:기록 펄스 발생기

Claims (3)

  1. 집적 회로 메모리에 있어서,
    메모리 셀이 비트 라인과 워드 라인에 연결된 다수의 메모리 셀;
    다수의 메모리 셀에 연결되어, 입력 데이타에 상응하는 입력 신호를 기록 펄스에 따라 비트 라인에 제공하는 기록 논리 회로; 및
    기록 논리 회로에 연결되어, 집적 회로 메모리의 기록 사이클중에 입력 클럭 신호의 에지에 의해 트리거되고 소정의 지연에 의해 결정된 지속기간을 갖는 기록 펄스를 제공하며, 상기 기록 펄스의 지속기간은 입력 클럭 신호 듀티 사이클 및 주파수에 무관하게 되는, 기록 펄스 회로를 구비하는 집적 회로 메모리.
  2. 집적 회로 메모리에 있어서,
    메모리 셀이 비트 라인과 워드 라인에 연결된 다수의 메모리 셀;
    다수의 메모리 셀에 연결되어, 입력 데이타에 상응하는 데이타 신호를 기록 펄스에 따라 비트 라인에 제공하는 기록 논리 회로; 및
    기록 논리 회로에 연결되어 소정 논리 상태의 기록 인에이블 신호 및 클럭 신호를 수신하는 기록 펄스 발생기로서,
    상기 기록 펄스 발생기는 집적 회로 메모리의 기록 사이클중에 기록 펄스를 제공하고, 상기 기록 펄스는 클럭 신호의 상승 에지에 의해 트리거되며 소정 지연에 의해 결정된 지속 기간을 갖고, 기록 펄스의 지속 기간은 입력 클럭 신호 듀티사이클 및 주파수와 무관하게 되는, 상기 기록 펄스 발생기를 구비하는 집적 회로 메모리.
  3. 집적 회로 메모리에 있어서,
    메모리 셀이 비트 라인과 워드 라인에 연결된 다수의 메모리 셀;
    다수의 메모리 셀에 연결되어, 입력 데이타에 상응하는 데이타 신호를 기록 펄스에 따라 비트 라인에 제공하는 기록 논리 회로; 및
    기록 논리 회로에 연결된 기록 펄스 발생기를 구비하는 집적 회로 메모리로서:
    상기 기록 펄스 발생기가:
    입력 클럭 신호를 수신하는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 갖는 제 1 논리 게이트;
    입력 클럭 신호를 수신하는 입력 단자, 및 출력 단자를 갖는 제 1 지연 소자;
    제 1 지연 소자의 출력 단자에 연결된 입력 단자, 및 제 1 논리 게이트의 제 2 입력 단자에 연결된 출력 단자를 갖는 제 1 인버터;
    제 1 논리 게이트의 출력 단자에 연결된 입력 단자, 및 출력 단자를 갖는 제 2 인버터;
    제 2 인버터의 출력 단자에 연결된 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자들 갖는 제 2 논리 게이트;
    제 2 논리 게이트의 출력 단자에 연결된 제 1 입력 단자, 제 2 입력 단자, 및 기록 펄스를 제공하는 제 2 논리 게이트의 제 2 입력 단자에 연결된 출력 단자를 갖는 제 3 논리 게이트; 및
    제 3 논리 게이트의 출력 단자에 연결될 입력 단자, 및 제 3 논리 게이트의 제 2 입력 단자에 연결된 출력 단자를 구비하게 되는, 집적 회로 메모리.
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