JP3842560B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP3842560B2 JP3842560B2 JP2001010241A JP2001010241A JP3842560B2 JP 3842560 B2 JP3842560 B2 JP 3842560B2 JP 2001010241 A JP2001010241 A JP 2001010241A JP 2001010241 A JP2001010241 A JP 2001010241A JP 3842560 B2 JP3842560 B2 JP 3842560B2
- Authority
- JP
- Japan
- Prior art keywords
- constant current
- circuit
- current source
- differential
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Pulse Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（ＩＣ）に係り、特に差動型の出力バッファ回路を備えたＩＣに関するもので、例えばユニバーサル・シリアルバス( universal serial bus ; USB) インタフェース規格に対応したＩＣに使用されるものである。
【０００２】
【従来の技術】
最近のパソコンに採用されているUSB は、１台のパソコン（ホスト）を中心としたツリー構造を用いてパソコンと周辺機器（スキーボード、マウス、モデム、スピーカー、プリンター、スキャナー、MO、CD-RW など）を多数接続できるなどの特徴がある。
【０００３】
上記USB 規格に対応したＩＣにおいては、USB に接続される差動型の入力バッファ回路および差動型の出力バッファ回路が設けられる。この出力バッファ回路の差動出力信号は、所定の負荷容量における立上がり時間や立下がり時間が規定されており、差動信号の交差するポイント（クロスポイント）の安定性が重要である。
【０００４】
図９は、従来の第１のＩＣにおける差動型の出力バッファ回路91と第２のＩＣにおける差動型の入力バッファ回路92とが線路（バス、接続ケーブルなど）93を介して接続されたUSB データ転送回路を示している。
【０００５】
図１０は、図９中の出力バッファ回路91の差動入力データData+ 、Data- と、差動出力信号D+、D-の波形の一例を示している。
【０００６】
図９において、出力バッファ回路91は、ＩＣ内部回路（図示せず）から180 °位相が異なる差動入力データData+ 、Data- を受け、差動出力信号D+、D-を線路93に送出する。
【０００７】
この線路93から差動入力信号を受信する差動型の入力バッファ回路92の回路閾値は、通常は、一対の受信端の差動入力信号のクロスポイントの理想値に設定される。例えば、差動入力信号の振幅が3.6Vの場合には理想値は1.8Vであり、振幅が3.3Vの場合には理想値は1.65V であり、振幅が3.0Vの場合には理想値は1.5Vである。
【０００８】
ところで、出力バッファ回路91から線路93に送出される差動出力信号D+、D-の実際のクロスポイントは、種々の条件（第１のＩＣの電源電圧、周囲温度、製造プロセスのばらつきなど）に依存して、例えば1.3V〜2.0Vの範囲で変動する。
【０００９】
図９中に示した従来例の出力バッファ回路91から線路93に送出される差動出力信号D+、D-の実際のクロスポイントが例えば電源電圧に依存して変動する様子を、図５中に示している。
【００１０】
電源電圧が高い場合には出力信号D+、D-の振幅が大きくなり、電源電圧が低い場合には出力信号D+、D-の振幅が小さくなる。ここで、例えば出力信号の立下がりに着目すると、電源電圧が高い場合には実際のクロスポイントが高くなり、電源電圧が低い場合には実際のクロスポイントが低くなる。
【００１１】
しかし、差動出力信号D+、D-の実際のクロスポイントの変動幅が大きいと、入力バッファ回路92の回路閾値とのずれが大きくなり、入力バッファ回路92の回路閾値の幅が狭くするほど動作マージンがなくなり、ノイズマージンが低下するという不都合が生じる。
【００１２】
【発明が解決しようとする課題】
上記したように従来の差動型の出力バッファ回路を備えたＩＣは、電源電圧、周囲温度、製造プロセスのばらつきなどに依存して差動出力信号D+、D-の実際のクロスポイントの変動幅が大きく、この差動出力信号D+、D-を受けるＩＣ側の入力バッファ回路の動作マージンがなくなり、ノイズマージンが低下する不都合が生じるという問題があった。
【００１３】
本発明は上記の問題点を解決すべくなされたもので、差動型の出力バッファ回路から出力する差動信号D+、D-の実際のクロスポイントの変動幅が小さく、この差動信号D+、D-を受ける入力バッファ回路の動作マージンの低下、ノイズマージンの低下を防止し得る半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体集積回路は、内部回路と、前記内部回路からの差動入力パルス信号を受け、該パルス信号の立下がりを遅延補正することにより一方のパルス信号の立下がりと他方のパルス信号の立上がりとの間に相対的な遅延が発生した差動パルス信号を生成する一対の遅延生成回路と、前記一対の遅延生成回路からの差動パルス信号を受け、一方の出力信号の立下がりと他方の出力信号の立上がりとのクロスポイントの変動幅が軽減された差動出力信号を集積回路外部の線路に送出する差動型の出力バッファ回路とを具備し、前記一対の遅延生成回路のそれぞれは、カスケード接続された二段の CMOS インバータ回路を有し、１段目の CMOS インバータ回路は電源ノード側に第１の定電流源が挿入されており、２段目の CMOS インバータ回路は接地ノード側に第２の定電流源が挿入されており、上記第１の定電流源および第２の定電流源は等しい定電流が流れることを特徴とする。
【００１５】
また、本発明の半導体集積回路は、内部回路と、前記内部回路からの差動入力パルス信号を受け、該パルス信号の立上がりを遅延補正することにより一方のパルス信号の立下がりと他方のパルス信号の立上がりとの間に相対的な遅延が発生した差動パルス信号を生成する一対の遅延生成回路と、前記一対の遅延生成回路からの差動パルス信号を受け、一方の出力信号の立下がりと他方の出力信号の立上がりとのクロスポイントの変動幅が軽減された差動出力信号を集積回路外部の線路に送出する差動型の出力バッファ回路とを具備し、前記一対の遅延生成回路のそれぞれは、カスケード接続された二段の CMOS インバータ回路を有し、前記一対の遅延生成回路のそれぞれは、カスケード接続された二段の CMOS インバータ回路を有し、１段目の CMOS インバータ回路は接地ノード側に第１の定電流源が挿入されており、２段目の CMOS インバータ回路は電源ノード側に第２の定電流源が挿入されており、上記第１の定電流源および第２の定電流源は等しい定電流が流れることを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１７】
＜第１の実施形態の基本構成＞
図１は、本発明の第１の実施形態に係る第１のＩＣにおける差動型の出力バッファ回路12と第２のＩＣにおける差動型の入力バッファ回路20とが線路（バス、接続ケーブルなど）15を介して接続されたUSB データ転送回路を示している。
【００１８】
図２は、図１中の出力バッファ回路12の差動入力データData+ 、Data- と、差動出力信号D+、D-の波形の一例を示している。
【００１９】
図１に示すUSB データ転送回路は、図９を参照して前述したUSB データ転送回路と比べて、第１のＩＣにおいて、内部回路10と差動型の出力バッファ回路12との間に遅延生成回路11が挿入されている点が異なり、その他は同じであるので図９中と同一符号を付している。
【００２０】
即ち、出力バッファ回路12は、内部回路10からの差動入力データData+ 、Data- を遅延生成回路11により遅延補正した差動データを受け、差動出力信号D+、D-を線路15に送出する。
【００２１】
前記線路15から差動入力信号を受信する差動型の入力バッファ回路20の回路閾値は、通常は、一対の受信端の差動入力信号の振幅が規定値の場合に交差するポイント（理想ポイント）に設定される。ここで、差動入力信号の振幅が例えば3.6V、3.3V、3.0Vの場合には、それぞれ理想ポイントは1.8V、1.65V 、1.5Vである。
【００２２】
前記遅延生成回路11は、ＩＣの電源電圧、周囲温度、製造プロセスのばらつきなどに依存して、差動入力データ（パルス信号）Data+ 、Data- を遅延補正した差動データ（パルス信号）を生成するように構成されている。
【００２３】
この場合、上記遅延生成回路11の遅延時間の量を積極的に制御することにより、差動型の出力バッファ回路12の差動出力信号D+、D-の実際のクロスポイントの変動幅を小さくし、この差動出力信号D+、D-を線路15を介して受ける第２のＩＣの入力バッファ回路20の動作マージンの低下、ノイズマージンの低下を防止することが可能になっている。
【００２４】
図３は、図１中の遅延生成回路11における差動入力データData+ 、Data- の各伝搬経路の基本構成を示しており、その入力信号A と出力信号Z の波形例を図４に示している。
【００２５】
図３に示す遅延生成回路は、カスケード接続された二段のCMOSインバータ回路31、32からなり、１段目のCMOSインバータ回路31は電源電位（VCC ）ノード側に第１の定電流源I1が挿入されており、２段目のCMOSインバータ回路32は接地電位（GND ）ノード側に第２の定電流源I2が挿入されており、上記第１の定電流源I1および第２の定電流源I2は等しい定電流が流れる。
【００２６】
いま、上記１段目のCMOSインバータ回路31の入力信号A の論理レベルが"L" から"H" に遷移する時、１段目のCMOSインバータ回路I1においては、PMOSトランジスタP1がオン状態からオフ状態に遷移し、NMOSトランジスタN1がオフ状態からオン状態に遷移し、その出力ノードは"H" から"L" に遷移する。これにより、２段目のCMOSインバータ回路32においては、NMOSトランジスタN2がオン状態からオフ状態に遷移し、PMOSトランジスタP2がオフ状態からオン状態に遷移し、その出力ノード（出力信号Z ）は"L" から"H" に遷移する。
【００２７】
このような動作に際して、VCC ノード→２段目のCMOSインバータ回路32のPMOSトランジスタP2→１段目のCMOSインバータ回路31のNMOSトランジスタN1→GND ノードの経路のみの充放電により、殆んど遅延を伴わずに信号が伝搬する。
【００２８】
これに対して、入力信号A の論理レベルが"H" から"L" に遷移する時、１段目のCMOSインバータ回路31においては、NMOSトランジスタN1がオン状態からオフ状態に遷移し、PMOSトランジスタP1がオフ状態からオン状態に遷移し、その出力ノードは"L" から"H" に遷移する。これにより、２段目のCMOSインバータ回路32においては、PMOSトランジスタP2がオン状態からオフ状態に遷移し、NMOSトランジスタN2がオフ状態からオン状態に遷移し、その出力ノード（出力信号Z ）は"H"から"L" に遷移する。
【００２９】
このような動作に際して、VCC ノード→第１の定電流源I1→１段目のCMOSインバータ回路31のPMOSトランジスタP1→２段目のCMOSインバータ回路32のNMOSトランジスタN2→第２の定電流源I2→GND ノードの経路の充放電により信号が伝搬する。
【００３０】
この場合、第１の定電流源I1および第２の定電流源I2によって電流量が制御された定電流Irefによって充放電されるので、ある一定時間の遅延を持って伝搬するが、遅延の有無による信号波形への傾斜はない。
【００３１】
上記したように、図３の遅延生成回路は、出力信号Z の立下がり時のみ、定電流Irefの影響を受けた遅延が発生する。したがって、差動入力データData+ 、Data- に対する一対の遅延生成回路の各出力信号Z は、一方の立下がりと他方の立上がりとの間に相対的な遅延が発生することになる。
【００３２】
上記相対的な遅延は、上記一対の遅延生成回路が形成されているＩＣの電源電圧に依存する。この特性を利用することにより、後段の差動型の出力バッファ回路12から出力する差動信号D+、D-の実際のクロスポイントの変動幅を小さくすることができる。
【００３３】
図５は、図３に示した基本構成を有する遅延生成回路の一対を用いた差動型の遅延生成回路が形成されたＩＣの出力バッファ回路12から線路15に送出される差動出力信号D+、D-の実際のクロスポイントが例えば電源電圧に依存して変動する特性を、従来例の特性と対比して示している。
【００３４】
即ち、ＩＣの電源電圧が高い場合には、図３の遅延生成回路の遅延時間が短くなるので出力信号Z の立下がりの遷移タイミングが早くなり、ＩＣの電源電圧が低い場合には、図３の遅延生成回路の遅延時間が長くなるので出力信号Z の立下がりの遷移タイミングが遅くなる。
【００３５】
また、ＩＣの電源電圧が高い場合には、図５中に従来例として示したように、出力バッファ回路12の出力信号D+、D-の信号振幅が大きくなって、その立下がり波形の実際のクロスポイントが高くなろうとする。しかし、その変動分を軽減するように、出力バッファ回路12の前段側で遅延生成回路11の出力信号の立下がりの遷移タイミングが早くなる。結果として、電源電圧の変動に依存する実際のクロスポイントの変動幅が抑制される。
【００３６】
上記とは逆に、ＩＣの電源電圧が低い場合には、図５中に従来例として示したように、出力バッファ回路12の出力信号D+、D-の信号振幅が小さくなって、その立下がり波形の実際のクロスポイントが低くなろうとするが、その変動分を軽減するように、出力バッファ回路12の前段側で遅延生成回路11の出力信号の立下がりの遷移タイミングが遅れる。結果として、電源電圧の変動に依存する実際のクロスポイントの変動幅が抑制される。
【００３７】
図６は、図３に示した基本構成を有する遅延生成回路の一対を用いた差動型の遅延生成回路の一具体例を示している。
【００３８】
図６において、第１の入力信号A および第２の入力信号B は差動入力信号であり、第１の出力信号AZおよび第２の出力信号BZは差動出力信号、60は定電流生成回路である。
【００３９】
第１の入力信号A が入力する第１の遅延生成回路では、カスケード接続された二段のCMOSインバータ回路311 、312 を有し、第１の入力信号A が入力する１段目のCMOSインバータ回路311 はVCC ノード側に定電流源用のPMOSトランジスタTrp6が挿入されており、２段目のCMOSインバータ回路312 はGND ノード側に定電流源用のNMOSトランジスタTrn3が挿入されており、２段目のCMOSインバータ回路312 の出力ノードから第１の出力信号AZが出力する。
【００４０】
第２の入力信号B が入力する第２の遅延生成回路では、カスケード接続された二段のCMOSインバータ回路321 、322 を有し、第２の入力信号B が入力する１段目のCMOSインバータ回路321 はVCC ノード側に定電流源用のPMOSトランジスタTrp7が挿入されており、２段目のCMOSインバータ回路322 はGND ノード側に定電流源用のNMOSトランジスタTrn4が挿入されており、２段目のCMOSインバータ回路322 の出力ノードから第２の出力信号BZが出力する。
【００４１】
前記定電流生成回路60は、バイアス電位（例えばVB1 、VB2 ）を生成するバイアス生成回路61と、上記バイアス電位を受けて定電流Irを生成する定電流回路62と、上記定電流Irを受けるNMOSトランジスタTrn1およびそれにカレントミラー接続されたTrn2NMOSトランジスタからなるカレントミラー回路63と、上記カレントミラー回路73の折り返し電流Irを受けるPMOSトランジスタTrp5とからなる。
【００４２】
上記PMOSトランジスタTrp5には、前記第１の遅延生成回路の定電流源用のPMOSトランジスタTrp6および第２の遅延生成回路の定電流源用のPMOSトランジスタTrp7がカレントミラー接続されており、前記カレントミラー回路63には、さらに、前記第１の遅延生成回路の定電流源用のNMOSトランジスタTrn3および第２の遅延生成回路の定電流源用のNMOSトランジスタTrn4がカレントミラー接続されている。これにより、各定電流源用のPMOSトランジスタTrp6、Trp7およびNMOSトランジスタTrn3、Trn4に等しい定電流Irefが流れる。
【００４３】
なお、前記バイアス生成回路61は、VCC ノードとGND ノードとの間に、ゲート・ドレイン相互が接続されたPMOSトランジスタTrp1のソース・ドレイン間、例えば３個の抵抗素子R1〜R3およびゲート・ソース相互が接続されたPMOSトランジスタTrp2のドレイン・ソース間が直列に接続されている。そして、上記抵抗素子R1およびR2の直列接続ノードからバイアス電位VB1 が取り出され、抵抗素子R2およびR3の直列接続ノードからバイアス電位VB2 が取り出される。
【００４４】
前記定電流回路72は、VCC ノードにソースが接続され、ゲートに前記バイアス電位VB1 が印加されるPMOSトランジスタTrp3と、VCC ノードにソースが接続され、ゲートに前記バイアス電位VB2 が印加されるPMOSトランジスタTrp4と、これらの２個のPMOSトランジスタTrp3、Trp4のドレイン同士が接続され、それぞれのソース電流が合成されて定電流Irとなる。
【００４５】
ここで、上記定電流Irは、電源電圧が高いほど、周囲温度が低いほど、製造プロセスのばらつきに依存するMOSFETの閾値点圧が低いほど多くなり、上記とは逆に、電源電圧が低いほど、周囲温度が高いほど、製造プロセスのばらつきに依存するMOSFETの閾値点圧が高いほど少なくなる。
【００４６】
上記構成の一対の遅延生成回路は、図４を参照して前述した図３の遅延生成回路の動作と同様に、差動出力信号AZおよびBZのそれぞれの立下がり時にのみ定電流Irの大きさに依存した遅延が発生し、差動出力信号AZおよびBZの一方の立下がりと他方の立上がりとの間に発生する相対的な遅延は、定電流Irが多いほど小さくなり、定電流Irが少ないほど大きくなる。
【００４７】
したがって、例えば電源電圧が高い場合には、出力バッファ回路12の出力信号D+、D-の信号振幅が大きくなって、その立下がり波形の実際のクロスポイントが高くなろうとしても、前記一対の遅延生成回路の定電流Irが多くなり、差動出力信号AZおよびBZの相対的な遅延が小さくなり、電源電圧の変動に依存する出力バッファ回路12の出力信号D+、D-の実際のクロスポイントの変動幅が抑制される。
【００４８】
上記とは逆に、電源電圧が低い場合には、出力バッファ回路12の出力信号D+、D-の信号振幅が小さくなって、その立下がり波形の実際のクロスポイントが低くなろうとしても、前記一対の遅延生成回路の定電流Irが少なくなり、差動出力信号AZおよびBZの相対的な遅延が大きくなり、電源電圧の変動に依存する出力バッファ回路12の出力信号D+、D-の実際のクロスポイントの変動幅が抑制される。
【００４９】
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係るＩＣにおいて出力バッファ回路12の前段側に挿入される遅延生成回路11における差動入力データData+ 、Data- の各伝搬経路の基本構成を示しており、その入力信号A と出力信号Z の波形例を図８に示している。
【００５０】
図７に示す遅延生成回路は、カスケード接続された二段のCMOSインバータ回路31、32を有し、１段目のCMOSインバータ回路31はGND ノード側に第１の定電流源I1が挿入されており、２段目のCMOSインバータ回路32はVCC ノード側に第２の定電流源I2が挿入されている。
【００５１】
上記遅延生成回路の動作は、図４を参照して前述した図３の遅延生成回路の動作に準じて行われる。即ち、入力信号A が"L" から"H" に遷移する動作に際して、VCC ノード→第２の定電流源I2→２段目のCMOSインバータ回路32のPMOSトランジスタP2→１段目のCMOSインバータ回路31のNMOSトランジスタN1→第１の定電流源I1→GND ノードの経路の充放電により、ある一定時間の遅延を持って信号が伝搬する。
【００５２】
これに対して、入力信号A が"H" から"L" に遷移する動作に際して、VCC ノード→１段目のCMOSインバータ回路31のPMOSトランジスタP1→２段目のCMOSインバータ回路32のNMOSトランジスタN2→GND ノードの経路のみの充放電により、殆んど遅延を伴わずに信号が伝搬する。
【００５３】
即ち、上記構成の遅延生成回路は、電源電圧が高い場合には、遅延時間が短くなり、出力信号Z の立上がりの遷移タイミングが早くなり、電源電圧が低い場合には、遅延時間が長くなり、出力信号Z の立上がりの遷移タイミングが遅くなる。
【００５４】
また、電源電圧が高い場合には、出力バッファ回路の出力信号D+、D-の信号振幅が大きくなって、その立上がり波形の実際のクロスポイントが高くなろうとする。しかし、その変動分を軽減するように前記遅延生成回路の出力信号Z の立上がりの遷移タイミングが早くなる。
【００５５】
上記とは逆に、電源電圧が低い場合には、出力バッファ回路の出力信号D+、D-の信号振幅が小さくなって、その立上がり波形の実際のクロスポイントが低くなろうとするが、その変動分を軽減するように前記遅延生成回路の出力信号Z の立下がりの遷移タイミングが遅れる。
【００５６】
したがって、ＩＣの内部回路から入力する差動パルス信号に対応して上記遅延生成回路の一対からなる差動型の遅延生成回路を形成しておき、ＩＣの電源電圧に依存する差動型の遅延生成回路の遅延特性を利用することにより、差動型の出力バッファ回路から出力する差動出力信号D+、D-が電源電圧の変動に依存しても、実際のクロスポイントの変動幅が抑制される。
【００５７】
【発明の効果】
上述したように本発明の半導体集積回路によれば、差動型の出力バッファ回路から出力する差動信号D+、D-の実際のクロスポイントの変動幅が小さく、この差動出力信号D+、D-を受ける入力バッファ回路の動作マージンの低下、ノイズマージンの低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る第１のＩＣにおける差動型の出力バッファ回路と第２のＩＣにおける差動型の入力バッファ回路とが線路を介して接続されたUSB データ転送回路を示すブロック図。
【図２】図１中の出力バッファ回路の差動入力データData+ 、Data- と差動出力信号D+、D-の一例を示す波形図。
【図３】図１中の遅延生成回路における差動入力データData+ 、Data- の各伝搬経路の基本構成を示す回路図。
【図４】図３の回路の入力信号A と出力信号Z の一例を示す波形図。
【図５】図３に示した基本構成を有する遅延生成回路の一対を用いた差動型の遅延生成回路が形成されたＩＣの出力バッファ回路から線路に送出される差動出力信号D+、D-の実際のクロスポイントの電源電圧依存性を従来例と対比して示す特性図。
【図６】図３に示した基本構成を有する遅延生成回路の一対を用いた差動型の遅延生成回路の一具体例を示す回路図。
【図７】本発明の第２の実施形態に係るＩＣにおける遅延生成回路における差動入力データData+ 、Data- の各伝搬経路の基本構成を示す回路図。
【図８】図７の回路の入力信号A と出力信号Z の一例を示す波形図。
【図９】従来の第１のＩＣにおける差動型の出力バッファ回路と第２のＩＣにおける差動型の入力バッファ回路とが線路を介して接続されたUSB データ転送回路を示すブロック図。
【図１０】図９中の出力バッファ回路の差動入力データData+ 、Data- と差動出力信号D+、D-の一例を示す波形図。
【符号の説明】
10…内部回路、
11…遅延生成回路、
12…出力バッファ回路、
15…線路、
20…差動型の入力バッファ回路。
【発明の属する技術分野】
本発明は、半導体集積回路（ＩＣ）に係り、特に差動型の出力バッファ回路を備えたＩＣに関するもので、例えばユニバーサル・シリアルバス( universal serial bus ; USB) インタフェース規格に対応したＩＣに使用されるものである。
【０００２】
【従来の技術】
最近のパソコンに採用されているUSB は、１台のパソコン（ホスト）を中心としたツリー構造を用いてパソコンと周辺機器（スキーボード、マウス、モデム、スピーカー、プリンター、スキャナー、MO、CD-RW など）を多数接続できるなどの特徴がある。
【０００３】
上記USB 規格に対応したＩＣにおいては、USB に接続される差動型の入力バッファ回路および差動型の出力バッファ回路が設けられる。この出力バッファ回路の差動出力信号は、所定の負荷容量における立上がり時間や立下がり時間が規定されており、差動信号の交差するポイント（クロスポイント）の安定性が重要である。
【０００４】
図９は、従来の第１のＩＣにおける差動型の出力バッファ回路91と第２のＩＣにおける差動型の入力バッファ回路92とが線路（バス、接続ケーブルなど）93を介して接続されたUSB データ転送回路を示している。
【０００５】
図１０は、図９中の出力バッファ回路91の差動入力データData+ 、Data- と、差動出力信号D+、D-の波形の一例を示している。
【０００６】
図９において、出力バッファ回路91は、ＩＣ内部回路（図示せず）から180 °位相が異なる差動入力データData+ 、Data- を受け、差動出力信号D+、D-を線路93に送出する。
【０００７】
この線路93から差動入力信号を受信する差動型の入力バッファ回路92の回路閾値は、通常は、一対の受信端の差動入力信号のクロスポイントの理想値に設定される。例えば、差動入力信号の振幅が3.6Vの場合には理想値は1.8Vであり、振幅が3.3Vの場合には理想値は1.65V であり、振幅が3.0Vの場合には理想値は1.5Vである。
【０００８】
ところで、出力バッファ回路91から線路93に送出される差動出力信号D+、D-の実際のクロスポイントは、種々の条件（第１のＩＣの電源電圧、周囲温度、製造プロセスのばらつきなど）に依存して、例えば1.3V〜2.0Vの範囲で変動する。
【０００９】
図９中に示した従来例の出力バッファ回路91から線路93に送出される差動出力信号D+、D-の実際のクロスポイントが例えば電源電圧に依存して変動する様子を、図５中に示している。
【００１０】
電源電圧が高い場合には出力信号D+、D-の振幅が大きくなり、電源電圧が低い場合には出力信号D+、D-の振幅が小さくなる。ここで、例えば出力信号の立下がりに着目すると、電源電圧が高い場合には実際のクロスポイントが高くなり、電源電圧が低い場合には実際のクロスポイントが低くなる。
【００１１】
しかし、差動出力信号D+、D-の実際のクロスポイントの変動幅が大きいと、入力バッファ回路92の回路閾値とのずれが大きくなり、入力バッファ回路92の回路閾値の幅が狭くするほど動作マージンがなくなり、ノイズマージンが低下するという不都合が生じる。
【００１２】
【発明が解決しようとする課題】
上記したように従来の差動型の出力バッファ回路を備えたＩＣは、電源電圧、周囲温度、製造プロセスのばらつきなどに依存して差動出力信号D+、D-の実際のクロスポイントの変動幅が大きく、この差動出力信号D+、D-を受けるＩＣ側の入力バッファ回路の動作マージンがなくなり、ノイズマージンが低下する不都合が生じるという問題があった。
【００１３】
本発明は上記の問題点を解決すべくなされたもので、差動型の出力バッファ回路から出力する差動信号D+、D-の実際のクロスポイントの変動幅が小さく、この差動信号D+、D-を受ける入力バッファ回路の動作マージンの低下、ノイズマージンの低下を防止し得る半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体集積回路は、内部回路と、前記内部回路からの差動入力パルス信号を受け、該パルス信号の立下がりを遅延補正することにより一方のパルス信号の立下がりと他方のパルス信号の立上がりとの間に相対的な遅延が発生した差動パルス信号を生成する一対の遅延生成回路と、前記一対の遅延生成回路からの差動パルス信号を受け、一方の出力信号の立下がりと他方の出力信号の立上がりとのクロスポイントの変動幅が軽減された差動出力信号を集積回路外部の線路に送出する差動型の出力バッファ回路とを具備し、前記一対の遅延生成回路のそれぞれは、カスケード接続された二段の CMOS インバータ回路を有し、１段目の CMOS インバータ回路は電源ノード側に第１の定電流源が挿入されており、２段目の CMOS インバータ回路は接地ノード側に第２の定電流源が挿入されており、上記第１の定電流源および第２の定電流源は等しい定電流が流れることを特徴とする。
【００１５】
また、本発明の半導体集積回路は、内部回路と、前記内部回路からの差動入力パルス信号を受け、該パルス信号の立上がりを遅延補正することにより一方のパルス信号の立下がりと他方のパルス信号の立上がりとの間に相対的な遅延が発生した差動パルス信号を生成する一対の遅延生成回路と、前記一対の遅延生成回路からの差動パルス信号を受け、一方の出力信号の立下がりと他方の出力信号の立上がりとのクロスポイントの変動幅が軽減された差動出力信号を集積回路外部の線路に送出する差動型の出力バッファ回路とを具備し、前記一対の遅延生成回路のそれぞれは、カスケード接続された二段の CMOS インバータ回路を有し、前記一対の遅延生成回路のそれぞれは、カスケード接続された二段の CMOS インバータ回路を有し、１段目の CMOS インバータ回路は接地ノード側に第１の定電流源が挿入されており、２段目の CMOS インバータ回路は電源ノード側に第２の定電流源が挿入されており、上記第１の定電流源および第２の定電流源は等しい定電流が流れることを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１７】
＜第１の実施形態の基本構成＞
図１は、本発明の第１の実施形態に係る第１のＩＣにおける差動型の出力バッファ回路12と第２のＩＣにおける差動型の入力バッファ回路20とが線路（バス、接続ケーブルなど）15を介して接続されたUSB データ転送回路を示している。
【００１８】
図２は、図１中の出力バッファ回路12の差動入力データData+ 、Data- と、差動出力信号D+、D-の波形の一例を示している。
【００１９】
図１に示すUSB データ転送回路は、図９を参照して前述したUSB データ転送回路と比べて、第１のＩＣにおいて、内部回路10と差動型の出力バッファ回路12との間に遅延生成回路11が挿入されている点が異なり、その他は同じであるので図９中と同一符号を付している。
【００２０】
即ち、出力バッファ回路12は、内部回路10からの差動入力データData+ 、Data- を遅延生成回路11により遅延補正した差動データを受け、差動出力信号D+、D-を線路15に送出する。
【００２１】
前記線路15から差動入力信号を受信する差動型の入力バッファ回路20の回路閾値は、通常は、一対の受信端の差動入力信号の振幅が規定値の場合に交差するポイント（理想ポイント）に設定される。ここで、差動入力信号の振幅が例えば3.6V、3.3V、3.0Vの場合には、それぞれ理想ポイントは1.8V、1.65V 、1.5Vである。
【００２２】
前記遅延生成回路11は、ＩＣの電源電圧、周囲温度、製造プロセスのばらつきなどに依存して、差動入力データ（パルス信号）Data+ 、Data- を遅延補正した差動データ（パルス信号）を生成するように構成されている。
【００２３】
この場合、上記遅延生成回路11の遅延時間の量を積極的に制御することにより、差動型の出力バッファ回路12の差動出力信号D+、D-の実際のクロスポイントの変動幅を小さくし、この差動出力信号D+、D-を線路15を介して受ける第２のＩＣの入力バッファ回路20の動作マージンの低下、ノイズマージンの低下を防止することが可能になっている。
【００２４】
図３は、図１中の遅延生成回路11における差動入力データData+ 、Data- の各伝搬経路の基本構成を示しており、その入力信号A と出力信号Z の波形例を図４に示している。
【００２５】
図３に示す遅延生成回路は、カスケード接続された二段のCMOSインバータ回路31、32からなり、１段目のCMOSインバータ回路31は電源電位（VCC ）ノード側に第１の定電流源I1が挿入されており、２段目のCMOSインバータ回路32は接地電位（GND ）ノード側に第２の定電流源I2が挿入されており、上記第１の定電流源I1および第２の定電流源I2は等しい定電流が流れる。
【００２６】
いま、上記１段目のCMOSインバータ回路31の入力信号A の論理レベルが"L" から"H" に遷移する時、１段目のCMOSインバータ回路I1においては、PMOSトランジスタP1がオン状態からオフ状態に遷移し、NMOSトランジスタN1がオフ状態からオン状態に遷移し、その出力ノードは"H" から"L" に遷移する。これにより、２段目のCMOSインバータ回路32においては、NMOSトランジスタN2がオン状態からオフ状態に遷移し、PMOSトランジスタP2がオフ状態からオン状態に遷移し、その出力ノード（出力信号Z ）は"L" から"H" に遷移する。
【００２７】
このような動作に際して、VCC ノード→２段目のCMOSインバータ回路32のPMOSトランジスタP2→１段目のCMOSインバータ回路31のNMOSトランジスタN1→GND ノードの経路のみの充放電により、殆んど遅延を伴わずに信号が伝搬する。
【００２８】
これに対して、入力信号A の論理レベルが"H" から"L" に遷移する時、１段目のCMOSインバータ回路31においては、NMOSトランジスタN1がオン状態からオフ状態に遷移し、PMOSトランジスタP1がオフ状態からオン状態に遷移し、その出力ノードは"L" から"H" に遷移する。これにより、２段目のCMOSインバータ回路32においては、PMOSトランジスタP2がオン状態からオフ状態に遷移し、NMOSトランジスタN2がオフ状態からオン状態に遷移し、その出力ノード（出力信号Z ）は"H"から"L" に遷移する。
【００２９】
このような動作に際して、VCC ノード→第１の定電流源I1→１段目のCMOSインバータ回路31のPMOSトランジスタP1→２段目のCMOSインバータ回路32のNMOSトランジスタN2→第２の定電流源I2→GND ノードの経路の充放電により信号が伝搬する。
【００３０】
この場合、第１の定電流源I1および第２の定電流源I2によって電流量が制御された定電流Irefによって充放電されるので、ある一定時間の遅延を持って伝搬するが、遅延の有無による信号波形への傾斜はない。
【００３１】
上記したように、図３の遅延生成回路は、出力信号Z の立下がり時のみ、定電流Irefの影響を受けた遅延が発生する。したがって、差動入力データData+ 、Data- に対する一対の遅延生成回路の各出力信号Z は、一方の立下がりと他方の立上がりとの間に相対的な遅延が発生することになる。
【００３２】
上記相対的な遅延は、上記一対の遅延生成回路が形成されているＩＣの電源電圧に依存する。この特性を利用することにより、後段の差動型の出力バッファ回路12から出力する差動信号D+、D-の実際のクロスポイントの変動幅を小さくすることができる。
【００３３】
図５は、図３に示した基本構成を有する遅延生成回路の一対を用いた差動型の遅延生成回路が形成されたＩＣの出力バッファ回路12から線路15に送出される差動出力信号D+、D-の実際のクロスポイントが例えば電源電圧に依存して変動する特性を、従来例の特性と対比して示している。
【００３４】
即ち、ＩＣの電源電圧が高い場合には、図３の遅延生成回路の遅延時間が短くなるので出力信号Z の立下がりの遷移タイミングが早くなり、ＩＣの電源電圧が低い場合には、図３の遅延生成回路の遅延時間が長くなるので出力信号Z の立下がりの遷移タイミングが遅くなる。
【００３５】
また、ＩＣの電源電圧が高い場合には、図５中に従来例として示したように、出力バッファ回路12の出力信号D+、D-の信号振幅が大きくなって、その立下がり波形の実際のクロスポイントが高くなろうとする。しかし、その変動分を軽減するように、出力バッファ回路12の前段側で遅延生成回路11の出力信号の立下がりの遷移タイミングが早くなる。結果として、電源電圧の変動に依存する実際のクロスポイントの変動幅が抑制される。
【００３６】
上記とは逆に、ＩＣの電源電圧が低い場合には、図５中に従来例として示したように、出力バッファ回路12の出力信号D+、D-の信号振幅が小さくなって、その立下がり波形の実際のクロスポイントが低くなろうとするが、その変動分を軽減するように、出力バッファ回路12の前段側で遅延生成回路11の出力信号の立下がりの遷移タイミングが遅れる。結果として、電源電圧の変動に依存する実際のクロスポイントの変動幅が抑制される。
【００３７】
図６は、図３に示した基本構成を有する遅延生成回路の一対を用いた差動型の遅延生成回路の一具体例を示している。
【００３８】
図６において、第１の入力信号A および第２の入力信号B は差動入力信号であり、第１の出力信号AZおよび第２の出力信号BZは差動出力信号、60は定電流生成回路である。
【００３９】
第１の入力信号A が入力する第１の遅延生成回路では、カスケード接続された二段のCMOSインバータ回路311 、312 を有し、第１の入力信号A が入力する１段目のCMOSインバータ回路311 はVCC ノード側に定電流源用のPMOSトランジスタTrp6が挿入されており、２段目のCMOSインバータ回路312 はGND ノード側に定電流源用のNMOSトランジスタTrn3が挿入されており、２段目のCMOSインバータ回路312 の出力ノードから第１の出力信号AZが出力する。
【００４０】
第２の入力信号B が入力する第２の遅延生成回路では、カスケード接続された二段のCMOSインバータ回路321 、322 を有し、第２の入力信号B が入力する１段目のCMOSインバータ回路321 はVCC ノード側に定電流源用のPMOSトランジスタTrp7が挿入されており、２段目のCMOSインバータ回路322 はGND ノード側に定電流源用のNMOSトランジスタTrn4が挿入されており、２段目のCMOSインバータ回路322 の出力ノードから第２の出力信号BZが出力する。
【００４１】
前記定電流生成回路60は、バイアス電位（例えばVB1 、VB2 ）を生成するバイアス生成回路61と、上記バイアス電位を受けて定電流Irを生成する定電流回路62と、上記定電流Irを受けるNMOSトランジスタTrn1およびそれにカレントミラー接続されたTrn2NMOSトランジスタからなるカレントミラー回路63と、上記カレントミラー回路73の折り返し電流Irを受けるPMOSトランジスタTrp5とからなる。
【００４２】
上記PMOSトランジスタTrp5には、前記第１の遅延生成回路の定電流源用のPMOSトランジスタTrp6および第２の遅延生成回路の定電流源用のPMOSトランジスタTrp7がカレントミラー接続されており、前記カレントミラー回路63には、さらに、前記第１の遅延生成回路の定電流源用のNMOSトランジスタTrn3および第２の遅延生成回路の定電流源用のNMOSトランジスタTrn4がカレントミラー接続されている。これにより、各定電流源用のPMOSトランジスタTrp6、Trp7およびNMOSトランジスタTrn3、Trn4に等しい定電流Irefが流れる。
【００４３】
なお、前記バイアス生成回路61は、VCC ノードとGND ノードとの間に、ゲート・ドレイン相互が接続されたPMOSトランジスタTrp1のソース・ドレイン間、例えば３個の抵抗素子R1〜R3およびゲート・ソース相互が接続されたPMOSトランジスタTrp2のドレイン・ソース間が直列に接続されている。そして、上記抵抗素子R1およびR2の直列接続ノードからバイアス電位VB1 が取り出され、抵抗素子R2およびR3の直列接続ノードからバイアス電位VB2 が取り出される。
【００４４】
前記定電流回路72は、VCC ノードにソースが接続され、ゲートに前記バイアス電位VB1 が印加されるPMOSトランジスタTrp3と、VCC ノードにソースが接続され、ゲートに前記バイアス電位VB2 が印加されるPMOSトランジスタTrp4と、これらの２個のPMOSトランジスタTrp3、Trp4のドレイン同士が接続され、それぞれのソース電流が合成されて定電流Irとなる。
【００４５】
ここで、上記定電流Irは、電源電圧が高いほど、周囲温度が低いほど、製造プロセスのばらつきに依存するMOSFETの閾値点圧が低いほど多くなり、上記とは逆に、電源電圧が低いほど、周囲温度が高いほど、製造プロセスのばらつきに依存するMOSFETの閾値点圧が高いほど少なくなる。
【００４６】
上記構成の一対の遅延生成回路は、図４を参照して前述した図３の遅延生成回路の動作と同様に、差動出力信号AZおよびBZのそれぞれの立下がり時にのみ定電流Irの大きさに依存した遅延が発生し、差動出力信号AZおよびBZの一方の立下がりと他方の立上がりとの間に発生する相対的な遅延は、定電流Irが多いほど小さくなり、定電流Irが少ないほど大きくなる。
【００４７】
したがって、例えば電源電圧が高い場合には、出力バッファ回路12の出力信号D+、D-の信号振幅が大きくなって、その立下がり波形の実際のクロスポイントが高くなろうとしても、前記一対の遅延生成回路の定電流Irが多くなり、差動出力信号AZおよびBZの相対的な遅延が小さくなり、電源電圧の変動に依存する出力バッファ回路12の出力信号D+、D-の実際のクロスポイントの変動幅が抑制される。
【００４８】
上記とは逆に、電源電圧が低い場合には、出力バッファ回路12の出力信号D+、D-の信号振幅が小さくなって、その立下がり波形の実際のクロスポイントが低くなろうとしても、前記一対の遅延生成回路の定電流Irが少なくなり、差動出力信号AZおよびBZの相対的な遅延が大きくなり、電源電圧の変動に依存する出力バッファ回路12の出力信号D+、D-の実際のクロスポイントの変動幅が抑制される。
【００４９】
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係るＩＣにおいて出力バッファ回路12の前段側に挿入される遅延生成回路11における差動入力データData+ 、Data- の各伝搬経路の基本構成を示しており、その入力信号A と出力信号Z の波形例を図８に示している。
【００５０】
図７に示す遅延生成回路は、カスケード接続された二段のCMOSインバータ回路31、32を有し、１段目のCMOSインバータ回路31はGND ノード側に第１の定電流源I1が挿入されており、２段目のCMOSインバータ回路32はVCC ノード側に第２の定電流源I2が挿入されている。
【００５１】
上記遅延生成回路の動作は、図４を参照して前述した図３の遅延生成回路の動作に準じて行われる。即ち、入力信号A が"L" から"H" に遷移する動作に際して、VCC ノード→第２の定電流源I2→２段目のCMOSインバータ回路32のPMOSトランジスタP2→１段目のCMOSインバータ回路31のNMOSトランジスタN1→第１の定電流源I1→GND ノードの経路の充放電により、ある一定時間の遅延を持って信号が伝搬する。
【００５２】
これに対して、入力信号A が"H" から"L" に遷移する動作に際して、VCC ノード→１段目のCMOSインバータ回路31のPMOSトランジスタP1→２段目のCMOSインバータ回路32のNMOSトランジスタN2→GND ノードの経路のみの充放電により、殆んど遅延を伴わずに信号が伝搬する。
【００５３】
即ち、上記構成の遅延生成回路は、電源電圧が高い場合には、遅延時間が短くなり、出力信号Z の立上がりの遷移タイミングが早くなり、電源電圧が低い場合には、遅延時間が長くなり、出力信号Z の立上がりの遷移タイミングが遅くなる。
【００５４】
また、電源電圧が高い場合には、出力バッファ回路の出力信号D+、D-の信号振幅が大きくなって、その立上がり波形の実際のクロスポイントが高くなろうとする。しかし、その変動分を軽減するように前記遅延生成回路の出力信号Z の立上がりの遷移タイミングが早くなる。
【００５５】
上記とは逆に、電源電圧が低い場合には、出力バッファ回路の出力信号D+、D-の信号振幅が小さくなって、その立上がり波形の実際のクロスポイントが低くなろうとするが、その変動分を軽減するように前記遅延生成回路の出力信号Z の立下がりの遷移タイミングが遅れる。
【００５６】
したがって、ＩＣの内部回路から入力する差動パルス信号に対応して上記遅延生成回路の一対からなる差動型の遅延生成回路を形成しておき、ＩＣの電源電圧に依存する差動型の遅延生成回路の遅延特性を利用することにより、差動型の出力バッファ回路から出力する差動出力信号D+、D-が電源電圧の変動に依存しても、実際のクロスポイントの変動幅が抑制される。
【００５７】
【発明の効果】
上述したように本発明の半導体集積回路によれば、差動型の出力バッファ回路から出力する差動信号D+、D-の実際のクロスポイントの変動幅が小さく、この差動出力信号D+、D-を受ける入力バッファ回路の動作マージンの低下、ノイズマージンの低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る第１のＩＣにおける差動型の出力バッファ回路と第２のＩＣにおける差動型の入力バッファ回路とが線路を介して接続されたUSB データ転送回路を示すブロック図。
【図２】図１中の出力バッファ回路の差動入力データData+ 、Data- と差動出力信号D+、D-の一例を示す波形図。
【図３】図１中の遅延生成回路における差動入力データData+ 、Data- の各伝搬経路の基本構成を示す回路図。
【図４】図３の回路の入力信号A と出力信号Z の一例を示す波形図。
【図５】図３に示した基本構成を有する遅延生成回路の一対を用いた差動型の遅延生成回路が形成されたＩＣの出力バッファ回路から線路に送出される差動出力信号D+、D-の実際のクロスポイントの電源電圧依存性を従来例と対比して示す特性図。
【図６】図３に示した基本構成を有する遅延生成回路の一対を用いた差動型の遅延生成回路の一具体例を示す回路図。
【図７】本発明の第２の実施形態に係るＩＣにおける遅延生成回路における差動入力データData+ 、Data- の各伝搬経路の基本構成を示す回路図。
【図８】図７の回路の入力信号A と出力信号Z の一例を示す波形図。
【図９】従来の第１のＩＣにおける差動型の出力バッファ回路と第２のＩＣにおける差動型の入力バッファ回路とが線路を介して接続されたUSB データ転送回路を示すブロック図。
【図１０】図９中の出力バッファ回路の差動入力データData+ 、Data- と差動出力信号D+、D-の一例を示す波形図。
【符号の説明】
10…内部回路、
11…遅延生成回路、
12…出力バッファ回路、
15…線路、
20…差動型の入力バッファ回路。
Claims (4)
- 内部回路と、
前記内部回路からの差動入力パルス信号を受け、該パルス信号の立下がりを遅延補正することにより一方のパルス信号の立下がりと他方のパルス信号の立上がりとの間に相対的な遅延が発生した差動パルス信号を生成する一対の遅延生成回路と、
前記一対の遅延生成回路からの差動パルス信号を受け、一方の出力信号の立下がりと他方の出力信号の立上がりとのクロスポイントの変動幅が軽減された差動出力信号を集積回路外部の線路に送出する差動型の出力バッファ回路とを具備し、
前記一対の遅延生成回路のそれぞれは、カスケード接続された二段の CMOS インバータ回路を有し、
１段目の CMOS インバータ回路は電源ノード側に第１の定電流源が挿入されており、２段目の CMOS インバータ回路は接地ノード側に第２の定電流源が挿入されており、上記第１の定電流源および第２の定電流源は等しい定電流が流れることを特徴とする半導体集積回路。 - 内部回路と、
前記内部回路からの差動入力パルス信号を受け、該パルス信号の立上がりを遅延補正することにより一方のパルス信号の立下がりと他方のパルス信号の立上がりとの間に相対的な遅延が発生した差動パルス信号を生成する一対の遅延生成回路と、
前記一対の遅延生成回路からの差動パルス信号を受け、一方の出力信号の立下がりと他方の出力信号の立上がりとのクロスポイントの変動幅が軽減された差動出力信号を集積回路外部の線路に送出する差動型の出力バッファ回路とを具備し、
前記一対の遅延生成回路のそれぞれは、カスケード接続された二段の CMOS インバータ回路を有し、
前記一対の遅延生成回路のそれぞれは、カスケード接続された二段の CMOS インバータ回路を有し、
１段目の CMOS インバータ回路は接地ノード側に第１の定電流源が挿入されており、２段目の CMOS インバータ回路は電源ノード側に第２の定電流源が挿入されており、上記第１の定電流源および第２の定電流源は等しい定電流が流れることを特徴とする半導体集積回路。 - 前記第１の定電流源および第２の定電流源は、集積回路電源電圧の変動に応じて定電流の大きさが変化することを特徴とする請求項１または２記載の半導体集積回路。
- 前記第１の定電流源および第２の定電流源は、周囲温度の変動および製造プロセスのばらつきに依存するMOSFETの閾値電圧の変動に応じて定電流の大きさが変化することを特徴とする請求項１または２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001010241A JP3842560B2 (ja) | 2001-01-18 | 2001-01-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001010241A JP3842560B2 (ja) | 2001-01-18 | 2001-01-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002217696A JP2002217696A (ja) | 2002-08-02 |
| JP3842560B2 true JP3842560B2 (ja) | 2006-11-08 |
Family
ID=18877587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001010241A Expired - Fee Related JP3842560B2 (ja) | 2001-01-18 | 2001-01-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3842560B2 (ja) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63139425A (ja) * | 1986-12-01 | 1988-06-11 | Mitsubishi Electric Corp | インバ−タ回路 |
| JP2834208B2 (ja) * | 1989-08-25 | 1998-12-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH05218829A (ja) * | 1991-09-16 | 1993-08-27 | Motorola Inc | 時間制御された遅延線 |
| JP2905669B2 (ja) * | 1993-07-20 | 1999-06-14 | シャープ株式会社 | 遅延回路 |
| JP3175752B2 (ja) * | 1993-12-10 | 2001-06-11 | 横河電機株式会社 | パルス発生装置 |
| US5546355A (en) * | 1995-02-24 | 1996-08-13 | Motorola, Inc. | Integrated circuit memory having a self-timed write pulse independent of clock frequency and duty cycle |
| JP2891137B2 (ja) * | 1995-06-19 | 1999-05-17 | 日本電気株式会社 | 可変遅延回路 |
| US5990716A (en) * | 1996-06-27 | 1999-11-23 | Lsi Logic Corporation | Method and system for recovering digital data from a transmitted balanced signal |
| JP2000031810A (ja) * | 1998-07-10 | 2000-01-28 | Fujitsu Ltd | ドライバ回路 |
| JP3745123B2 (ja) * | 1998-08-24 | 2006-02-15 | 三菱電機株式会社 | デューティ比補正回路及びクロック生成回路 |
-
2001
- 2001-01-18 JP JP2001010241A patent/JP3842560B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002217696A (ja) | 2002-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4975598A (en) | Temperature, voltage, and process compensated output driver | |
| US5872464A (en) | Input buffer with stabilized trip points | |
| JP3076300B2 (ja) | 出力バッファ回路 | |
| US6798243B1 (en) | Apparatus and method for level-shifting input receiver circuit from high external voltage to low internal supply voltage | |
| KR920005358B1 (ko) | 버퍼회로 | |
| KR100706576B1 (ko) | 슬루율이 제어된 출력 구동회로 | |
| JP3657243B2 (ja) | レベルシフタ、半導体集積回路及び情報処理システム | |
| US7724062B2 (en) | Output buffer circuit | |
| US5469097A (en) | Translator circuit with symmetrical switching delays | |
| KR100416625B1 (ko) | 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼 | |
| US5990708A (en) | Differential input buffer using local reference voltage and method of construction | |
| US6177816B1 (en) | Interface circuit and method of setting determination level therefor | |
| KR20010039393A (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
| JP3950120B2 (ja) | ドライバ回路及びドライバ回路を有するシステム | |
| JP3842560B2 (ja) | 半導体集積回路 | |
| JP3490045B2 (ja) | ローノイズバッファ回路 | |
| US5710516A (en) | Input logic signal buffer circuits | |
| JP3449465B2 (ja) | 入力回路及び半導体集積回路装置 | |
| JP2528028B2 (ja) | レベル変換回路 | |
| JP2003347924A (ja) | 電圧変換回路および半導体装置 | |
| JP3171927B2 (ja) | 半導体集積回路 | |
| JP2007149207A (ja) | 半導体集積回路装置 | |
| US6472907B2 (en) | Input buffer of a semiconductor device that gives only a small scattering in delay time | |
| US20060097760A1 (en) | Differential signal generating circuit, differential signal transmitting circuit and differential signal transceiver system | |
| KR100190303B1 (ko) | 반도체 메모리소자의 출력 버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040825 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060407 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060710 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060808 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060810 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |