JP3171927B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のＬＳＩチップを
搭載したボード上のチップ間入出力インターフェースに
適用する入力回路、特に、微小振幅の転送データを受け
取る入力回路を具備する半導体集積回路に関する。 ［背景説明］従前、ＬＳＩの入出力レベルはＴＴＬやＣ
ＭＯＳが一般的であったが、このレベルのままでは転送
データの周波数が５０ＭＨｚを越えるあたりから、信号
の反射の影響が大きくなり、リンギング等による波形歪
みを生じて正常なデータ転送を行えなくなる。そこで、
転送データの振幅を微小化（±３００ｍＶ〜±５００ｍ
Ｖ程度）する技術が注目されている。これによれば、５
０ＭＨｚをはるかに越える１００ＭＨｚ以上でのデータ
転送が可能になる。

【０００２】

【従来の技術】図９において、１はデータを出力する側
のＬＳＩチップ（以下、出力チップと言う）、２はデー
タを入力する側のＬＳＩチップ（以下、入力チップと言
う）である。これらのチップ間は、他のチップと共用す
るデータバス３で結ばれており、データバス３は抵抗Ｒ
_L を介して所定の中間電位電源Ｖ_TT（高電位側電源Ｖ_CC
と低電位側電源Ｖ_SSの中間電位を持つ電源；例えばＶ_CC
＝＋３．３Ｖ、Ｖ_SS＝０Ｖであれば、Ｖ_TT＝＋１．６５
Ｖ）に接続されている。

【０００３】ここで、出力チップ１の内部データＤｉが
例えばＨ論理のときを考える。但し、ハイインピーダン
スコントロール信号Ｃ_H はＨ論理である。ＤｉとＣ_H が
共にＨ論理であるから、アンドゲート１ａの出力がＨ論
理となり、Ｖ_SS側の出力トランジスタ１ｂがオンする。
したがって、このときは、Ｖ_TT→抵抗Ｒ_L →出力トラン
ジスタ１ｂ→Ｖ_SSの向きで電流（−Ｉ_L ）が流れ、抵抗
Ｒ_L の両端にＲ_L ×−Ｉ_L なる電圧降下が生じる。この
ため、入力チップ２内に設けられた差動増幅回路４の入
力端子ＩＮの電位Ｖ_INが−（Ｒ_L ×Ｉ_L ）［Ｖ］とな
り、基準端子ＲＥＦの電位Ｖ_REF （Ｖ_REF ＝Ｖ_TT）より
も『（Ｒ_L ×Ｉ_L ）［Ｖ］』だけ“低く”なる。

【０００４】一方、内部データＤｉがＬ論理のときは、
アンドゲート１ａの出力がＬ論理となってＶ_SS側の出力
トランジスタ１ｂがオフするが、ノアゲート１ｃの出力
がＬ論理となるために、今度はＶ_CC側の出力トランジス
タ１ｄがオンする。したがって、このときは、Ｖ_CC→出
力トランジスタ１ｄ→抵抗Ｒ_L →Ｖ_TTの向きで電流（＋
Ｉ_L ）が流れ、抵抗Ｒ_L の両端にＲ_L ×＋Ｉ_L なる電圧
降下が生じる。このため、差動増幅回路４の入力端子Ｉ
Ｎの電位Ｖ_INが、＋（Ｒ_L ×Ｉ_L ）［Ｖ］となり、基準
端子ＲＥＦの電位Ｖ_REF よりも『（Ｒ_L ×Ｉ_L ）
［Ｖ］』だけ“高く”なる。

【０００５】図１０は差動増幅回路４の構成図である。
差動増幅回路４は、入力電圧Ｖ_INをゲートに受ける第１
のトランジスタＱ₁ 、高電位側電源Ｖ_CC（＋３．３Ｖ）
と低電位側電源Ｖ_SS（０Ｖ）の略中間電位（＋１．６５
Ｖ）をもつ基準電圧Ｖ_REF をゲートに受ける第２のトラ
ンジスタＱ₂ 、および、これら第１および第２のトラン
ジスタＱ₁ 、Ｑ₂ のドレイン側に接続されたカレントミ
ラー構成の負荷トランジスタＱ₃ 、Ｑ₄ を備えると共
に、第１および第２のトランジスタＱ₁ 、Ｑ₂ と低電位
側電源Ｖ_SSとの間に定電流源４ａを設けて構成する。

【０００６】ここで、第１および第２のトランジスタＱ
₁ 、Ｑ₂ には、特性の揃った一対のトランジスタが用い
られる。すなわち、Ｑ₁ 、Ｑ₂ は差動トランジスタとし
て動作し、Ｖ_REF とＶ_INの差に応じた電圧Ｖ_OUT を端子
ＯＵＴから出力する。第１のトランジスタＱ₁ のドレイ
ン電流Ｉ_D1、および第２のトランジスタＱ₂ のドレイン
電流Ｉ_D2の間には、負荷トランジスタＱ₃ 、Ｑ₄ のカレ
ントミラー比ｎ（ｎは１を含む）で決まる関係式
「Ｉ_D1：Ｉ_D2＝１：ｎ」が成立し、また、「Ｉ_D1＋
Ｉ _D2」は定電流源４ａにより一定電流Ｉ_Cに規制され
る。以下、説明の簡単化のために、ｎ＝１、すなわち、
Ｉ_D1：Ｉ_D2＝１：１とする。

【０００７】このような構成において、差動増幅回路４
の出力電圧Ｖ_OUT は、Ｖ_INとＶ_REFの大小関係に応じて
その論理レベルを決定する。今、Ｖ_IN＞Ｖ_REF のとき、
すなわちＶ_INが＋１．６５Ｖを越えるときは、Ｉ_D1×１
＞Ｉ_D2×ｎとなるから、Ｑ₁のドレイン電圧がほぼＶ_SS
（０Ｖ）相当となり、このＱ₁ のドレイン電圧は負荷ト
ランジスタＱ₄ （Ｐチャネル型ＭＯＳ−ＦＥＴ）のゲー
ト電圧でもあるため、Ｑ₄ のチャネル抵抗が最小、した
がって、出力電圧Ｖ_OUT のレベルがほぼＶ_CC（＋３．３
Ｖ）相当のＨ論理へと引き上げられる。また、上記とは
逆に、Ｖ_IN＜Ｖ _REF のとき、すなわちＶ_INが＋１．６５
Ｖを下回るときは、反対にＩ_D1×１＜Ｉ _D2×ｎとなるか
ら、Ｑ₁ のドレイン電圧がほぼＶ_CC相当となり、負荷ト
ランジスタＱ₄ のチャネル抵抗が最大、したがって、出
力電圧Ｖ_OUT のレベルがほぼＶ_SS相当のＬ論理へと引き
下げられる。

【０００８】

【発明が解決しようとする課題】しかしながら、かかる
従来の入力回路にあっては、Ｖ_REF、すなわちＶ_TT（＝
＋１．６５Ｖ）をしきい値として、それよりも入力信号
Ｖ_INのレベルが高ければＨ論理、低ければＬ論理を出力
する構成となっていたため、 （１） 入力信号にノイズ（例えば信号の反射に伴うリ
ンギングまたはＥＭＩ等の外来ノイズ）が乗ると、この
ノイズ成分によって出力論理が不本意に反転するという
不具合がある。なお、ノイズ成分のうち、反射に伴うリ
ンギングは前述したように信号のレベルを微小化（±３
００ｍＶ〜±５００ｍＶ）することによってある程度抑
制できるものの絶無化は無理であるから、程度の差こそ
あれやはり同様の不具合発生は否めない。 （２） また、データバスにつながる出力回路がスリー
ステート型の場合には、その出力がオープン（ハイイン
ピーダンス）の際に、差動増幅回路４の出力論理が不確
定（Ｌ論理になるかＨ論理になるか不明）になるといっ
た不具合がある。すなわち、図９の出力チップ１におい
て、制御信号Ｃ_H がＬ論理になると、アンドゲート１ａ
の出力がＬ論理、また、インバータゲート１ｅの出力が
Ｈ論理となってノアゲート１ｃの出力がＨ論理になるか
ら、２つの出力トランジスタ１ｄ、１ｂが共にオフとな
り、出力チップ１とデータバス３の間が切り離されてハ
イインピーダンス状態になる。したがって、抵抗Ｒ_L の
電圧降下がゼロとなる結果、Ｖ_REF ＝Ｖ_IN、すなわちし
きい値レベルとＶ_INとが一致して差動増幅回路４の出力
論理が不確定になる。 （３） しかも、データバスに微小なノイズ（例えばＥ
ＭＩ等の外来ノイズ）が乗っている場合には、このノイ
ズ成分により、差動増幅回路４の出力論理がさらに反転
するといった不具合がある。 ［目的］そこで、本発明の目的は、差動増幅回路の判定
基準レベルを適正化することにより、ノイズに強く、し
かもスリーステート型出力回路との組み合せにも支障の
ない半導体集積回路の提供にある。

【０００９】

【課題を解決するための手段】本発明は、微小振幅の入
力信号と該信号の中間振幅値に相当する基準電位との差
に応じた信号を出力する差動トランジスタを備える半導
体集積回路において、前記差動トランジスタのしきい値
を互いに異ならせたことを特徴とする。

【００１０】

【作用】本発明では、差動トランジスタのしきい値を基
準として入力信号（Ｖ_IN）と基準電位（Ｖ_REF ）との差
に応じた信号が出力される。ここで、差動トランジスタ
の互いのしきい値が異なっているため、例えば入力信号
と基準電位が等しい場合の出力論理は、当該しきい値の
大小関係から一義的に決まる。

【００１１】したがって、データバスがハイインピーダ
ンスの場合（Ｖ_IN＝Ｖ_REF ）における出力論理の不確定
問題が回避される。また、当該しきい値の差に相当する
ノイズマージンが確保され、リンギングや外来ノイズ等
に対する耐性が改善される。

【００１２】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。なお、以下の説明において、チップ間インターフ
ェースの全体構成図は図９を参照するものとする。図１
は本発明に係る半導体集積回路の第１実施例を示す図で
ある。図１において、入力回路１０は、データバス３を
介して転送される入力信号Ｖ _INをゲートに受ける第１の
トランジスタ（入力側の差動トランジスタ）Ｑ₁₁と、高
電位側電源Ｖ_CC（＋３．３Ｖ）と低電位側電源Ｖ_SS（０
Ｖ）のほぼ中間電位（＋１．６５Ｖ）に相当する中間電
位電源Ｖ_TTと同電位の基準電位Ｖ_REF をゲートに受ける
第２のトランジスタ（基準側の差動トランジスタ）Ｑ₁₂
と、Ｑ₁₁の能動負荷として機能する第３のトランジスタ
Ｑ₁₃と、Ｑ₁₂の能動負荷として機能する第４のトランジ
スタＱ₁₄と、Ｑ₁₁〜Ｑ₁₄に対する定電流源として機能す
る第５のトランジスタＱ₁₅とを備える。これらのトラン
ジスタのうち、Ｑ₁₁、Ｑ₁₂およびＱ₁₅はＮチャネル型Ｍ
ＯＳ−ＦＥＴであり、残りのＱ₁₃およびＱ₁₄はＰチャネ
ル型ＭＯＳ−ＦＥＴである。また、Ｑ₁₃とＱ₁₄のゲート
が互いに接続されると共にＱ₁₁のドレインにも接続され
ている。すなわち、Ｑ₁₃とＱ₁₄はカレントミラーを構成
しており、Ｑ₁₁のドレイン電圧が低下するとＱ₁₃および
Ｑ₁₄の内部抵抗を下げ、同ドレイン電圧が上昇するとＱ
₁₃およびＱ₁₄の内部抵抗を上げるように働く。

【００１３】ここで、第１のトランジスタＱ₁₁と第２の
トランジスタＱ₁₂のしきい値Ｖ_th11、Ｖ_th12は、互いに
異なる値に設定されている。すなわちＶ_th11≠Ｖ_th12で
ある。これは、例えばチャネル領域のドーズ量を調節す
ることにより実現できる。このような構成において、Ｖ
_th11とＶ_th12の差が例えば５０ｍＶである場合（但し、
Ｖ_th11＞Ｖ_th12とする）を考えると、この場合の出力電
圧Ｖ_OUT は、Ｖ_INが＋１．６０Ｖ以下の領域でＬ論理、
＋１．６０Ｖを越える領域でＨ論理になる。すなわち。
Ｖ_TTから５０ｍＶ下がった＋１．６０Ｖがしきい値にな
る。したがって、データバス３がハイインピーダンスと
なってＶ_IN＝Ｖ_REF（＝Ｖ_TT＝＋１．６５Ｖ）となった
ときには、Ｖ_INが＋１．６０Ｖ以上の領域に入るから、
出力信号Ｖ_OUT がＨ論理に確定される。

【００１４】または、Ｖ_INにノイズが乗っても、このノ
イズの負側の振幅が５０ｍＶ以内であれば、Ｖ_INが＋
１．６０以上の領域に留まり続けるため、出力信号Ｖ
_OUT の論理が不本意に反転することはない。すなわち、
５０ｍＶに相当するノイズマージンが確保され、このマ
ージンの分だけノイズ耐性が高められる。なお、上記の
例では、しきい値の差を５０ｍＶとしているが、これに
限るものではなく、少なくとも入力信号Ｖ_INのレベルの
１／２を越えない範囲にあればよい。例えば、Ｖ_INのレ
ベルが±３００ｍＶの場合には、０ｍＶに近い値から３
００ｍＶに近い値までの範囲から選べばよい。また、し
きい値の大小関係もＶ_th11＞Ｖ_th12である必要はなく、
Ｖ_th11＜Ｖ_th12であってもよい。この場合には、例えば
その差が５０ｍＶであれば、Ｖ_INが＋１．７Ｖ以下の領
域でＶ_OUT がＬ論理、＋１．７Ｖを越える領域でＶ_OUT
がＨ論理となるから、Ｖ_IN＝Ｖ_REF （＝１．６５Ｖ）の
ときはＶ_OUT ＝Ｌ論理となる。

【００１５】なお、Ｑ₁₁およびＱ₁₂のしきい値の調節
は、ドーズ量によるものの他、例えばトランジスタサイ
ズ（すなわちβ）を変えてもよい。あるいは、負荷トラ
ンジスタ（Ｑ₁₃、Ｑ₁₄）のしきい値やサイズを異ならせ
ることにより、Ｑ₁₁およびＱ₁₂のドレイン電圧を変え、
間接的にＱ₁₁およびＱ₁₂のしきい値を異ならせることが
できる。また、抵抗分圧等の電位発生手段により、入力
信号Ｖ_INの最大振幅以内の電位であって、且つ、入力信
号Ｖ_INの中間振幅値（Ｖ_REF ＝Ｖ_TT）とは異なる電位を
発生し、この電位をＱ₁₂のゲートに与えるようにすれ
ば、Ｑ₁₁とＱ₁₂のしきい値を同一のままで、ノイズ耐性
を高めることができる。

【００１６】なお、図１においては、定電流トランジス
タＱ₁₅のゲートに所定の定電圧Ｖ_Cを与えているが、例
えば入力信号Ｖ_INを与えるようにしてもよい。Ｖ_INの電
位変化に合わせて、差動トランジスタＱ₁₁、Ｑ₁₂のドレ
イン電流Ｉ_D、Ｉ_D12をコントロールでき、差動増幅回路
１０の応答性を高めることができる。さらに、図１にお
いて、Ｑ₁₁とＱ₁₂の特性を同一にすると共に、Ｑ₁₃とＱ
₁₄の特性を異ならせることによっても、判定電圧をずら
すことができる。例えば、Ｑ ₁₃の電流がＱ₁₄の１．２倍
となるように設定すると、Ｑ₁₁はＱ₁₂の１．２倍の電流
を流す点がＬとＨを読み分ける判定点となり、１．２倍
の電流を流すには、Ｖ _INがＶ_REF よりも高くなければな
らない。

【００１７】図２、図３は本発明に係る半導体集積回路
の第２実施例を示す図である。図２において、２０は入
力回路であり、Ｑ₂₁とＱ₂₂は差動トランジスタ、Ｑ_{23 A}
とＱ_23B 、Ｑ_24A とＱ_24B はそれぞれＱ₂₁とＱ₂₂の負荷
トランジスタ、２１、２２はＱ₂₂のドレイン電圧と同相
で変化する信号Ｖ_OUT を出力する第１および第２のイン
バータゲートである。Ｑ_23B とＱ_24B の共通ゲートをＱ
₂₁のドレインに接続し、Ｑ_23A のゲートを第１のインバ
ータゲート２１の出力Ｅ₁ に接続し、また、Ｑ_24A のゲ
ートを第２のインバータゲート２２の出力Ｅ₂ に接続し
て構成する。なお、Ｑ₂₁、Ｑ₂₂およびＱ₂₅はＮチャネル
型ＭＯＳ−ＦＥＴ、Ｑ_23A 、Ｑ_{23 B} 、Ｑ_24A およびＱ
_24B はＰチャネル型ＭＯＳ−ＦＥＴである。

【００１８】このような構成によれば、Ｖ_IN＝Ｈ論理の
ときはＥ₁ ＝Ｌ論理であり、Ｑ_24Aがオン状態となるか
ら、Ｑ₂₂により多くの電流が流れる。このため、Ｖ_INが
一旦Ｈ論理となったときのＨとＬを読み分ける判定点
は、Ｖ_REF より低い点となる。また、逆に、Ｖ_INが一旦
Ｌ論理となったときのＨとＬを読み分ける判定点は、Ｖ
_REF より高い点となる。

【００１９】したがって、図３の入出力特性図に示すよ
うに、立上りの軌跡「イ」と立ち下がりの軌跡「ロ」で
ヒステリシスを描くことができ、両軌跡の間隔Ｗに相当
するノイズマージンを確保することができる。図４〜図
６は本発明に係る半導体集積回路の第３実施例を示す図
である。図４において、３０は入力回路であり、Ｑ₃₁と
Ｑ₃₂は互いにしきい値を異ならせた差動トランジスタ、
Ｑ₃₃、Ｑ₃₄はそれぞれＱ₃₁とＱ₃₂の負荷トランジスタ、
３１、３２はＱ₃₂のドレイン電圧と同相で変化する信号
Ｖ_OUT を出力する第１および第２のインバータゲート、
３３はＶ_OUT を所定時間ｔｄ₁ だけ遅らせる遅延回路、
３４は遅延回路３３の出力を反転させる第３のインバー
タゲート、３５は第３のインバータゲート３４の出力
（Ｖ_DLY ）とＶ_OUT の双方がＬ論理のときにＨ論理とな
る第１のコントロール電圧Ｖ_H/L を出力するナンドゲー
ト、３６はＶ _DLY とＶ_OUT の双方がＨ論理のときにＨ論
理となる第２のコントロール電圧Ｖ_{L/ H} を出力するアン
ドゲートである。

【００２０】このような構成によれば、Ｖ_INの立ち下が
りの直後から時間ｔｄ₁ の間Ｑ₃₄の内部抵抗を高めるこ
とができ、または、Ｖ_INの立上りの直後から時間ｔｄ₁
の間Ｑ₃₃の内部抵抗を高めることができるため、最もノ
イズ等の影響を受けやすい立ち下がり／立上り直後の所
定期間において、差動トランジスタの状態を固定化して
不本意な出力論理の反転を確実に防止することができ
る。

【００２１】すなわち、図５はＱ₃₄の内部抵抗を高める
ための信号（Ｖ_H/L ）およびＱ₃₃の内部抵抗を高めるた
めの信号（Ｖ_L/H ）の生成タイムチャートであり、Ｖ
_H/L はＶ_OUT の立ち下がりからＶ_DLY の立上りまでの間
Ｈ論理を継続する信号、Ｖ_L/HはＶ_OUT の立ち上がりか
らＶ_DLY の立ち下がりまでの間Ｈ論理を継続する信号で
ある。なお、これらの信号Ｖ_H/L およびＶ_L/H のＨ論理
期間は、遅延回路３３の遅延時間ｔｄ₁ を調節すること
により、任意の値に設定できる。

【００２２】Ｖ_L/H のＨ論理期間では、Ｑ₃₃の内部抵抗
が高められ（例えばＶ_H/L の論理レベルがＴＴＬレベル
であればＱ₃₃はオフ状態）、このＱ₃₃を負荷抵抗とする
一方の差動トランジスタＱ₃₁のドレイン電圧がＶ_SS相当
の電位に固定され、したがって、他方の差動トランジス
タＱ₃₂のドレイン電圧がＶ_CC相当の電位（Ｈ論理）に固
定されるから、仮にノイズ等が入力したとしても、出力
信号Ｖ_OUT はＨ論理のままで反転することはない。ま
た、Ｖ_H/L のＨ論理期間では、Ｑ₃₄の内部抵抗が高めら
れ（例えばＶ_L/H の論理レベルがＴＴＬレベルであれば
Ｑ₃₄はオフ状態）、このＱ₃₄を負荷抵抗とする他方の差
動トランジスタＱ₃₂のドレイン電圧がＶ_SS相当の電位
（Ｌ論理）に固定されるから、仮にノイズ等が入力した
としても、出力信号Ｖ_OUT はＬ論理のままで反転するこ
とはない。

【００２３】したがって、これらのことから、最もノイ
ズ等の影響を受けやすい立ち下がり／立上り直後の所定
期間において、差動トランジスタの状態を固定化して不
本意な出力論理の反転を確実に防止できるのである。例
えば、図６に示すように、立上り直後のＶ_INに負方向の
ノイズが乗っていた場合でも、本実施例にあっては、ノ
イズ位置が所定期間ｔｄ₁ 内に含まれている限り、その
ノイズの振幅に関係なく、Ｖ_OUT の不本意な論理反転
（図中の仮想線「ハ」を参照）を確実に回避できる。

【００２４】図７、図８は本発明に係る半導体集積回路
の第４実施例を示す図である。図７において、４０は入
力回路であり、入力回路４０は、第１の差動増幅部５
０、第２の差動増幅部６０および選択部（選択手段）７
０を含む。第１の差動増幅部５０は、差動トランジスタ
Ｑ₅₁、Ｑ₅₂と、負荷トランジスタＱ₅₃、₅₄と、定電流ト
ランジスタＱ₅₅とを備えると共に、高電圧側電源Ｖ_CCと
基準電圧Ｖ_REF の間の電位差（１．６５Ｖ）を抵抗分圧
してハイ側の基準電位（第１の電位）ＳＬ_HIを生成する
電位発生手段としての抵抗Ｒ₅₁および抵抗Ｒ₅₂を備え
る。

【００２５】第２の差動増幅部６０は、差動トランジス
タＱ₆₁、Ｑ₆₂と、負荷トランジスタＱ₆₃、₆₄と、定電流
トランジスタＱ₆₅とを備えると共に、低電圧側電源Ｖ_SS
と基準電圧Ｖ_REF の間の電位差（１．６５Ｖ）を抵抗分
圧してロー側の基準電位（第２の電位）ＳＬ_LOWを生成
する電位発生手段としての抵抗Ｒ₆₁および抵抗Ｒ₆₂を備
える。

【００２６】選択部７０は、第１の差動増幅部５０の出
力Ｖ_OUT1と第２の差動増幅部６０の出力Ｖ_OUT2が共にＨ
論理のときにＨ論理となる信号（Ｖ_OUT1と同じ信号を生
成するのに他ならない）を出力するアンドゲート７１
と、Ｖ_OUT1とＶ_OUT2の一方がＨ論理のときにＨ論理とな
る信号（Ｖ_OUT2と同じ信号を生成するのに他ならない）
を出力するオアゲート７２と、Ｖ_OUT1の立上りに同期し
た信号Ｓ_UPを発生する立上り検出部７３と、Ｖ_OUT2の立
ち下がりに同期した信号Ｓ_DOWNを発生する立ち下がり検
出部７４と、信号Ｓ_UPに応答して接点Ｃを破線の位置に
切り替え、または、信号Ｓ_DOWNに応答して同接点Ｃを実
線の位置に切り替えるスイッチ７５とを備える。

【００２７】このような構成によれば、第１の差動増幅
部５０から、Ｖ_IN＜ＳＬ_HI、すなわちＶ_INが＋１．６５
＋Ｘを下回る領域にあるときにＬ論理、Ｖ_IN＞ＳＬ_HI、
すなわちＶ_INが＋１．６５Ｖ＋Ｘを越える領域にあると
きにＨ論理となる信号Ｖ_OUT1が出力され、また、第２の
差動増幅部６０から、Ｖ_IN＜ＳＬ_LOW 、すなわちＶ_INが
＋１．６５−Ｙ（Ｙ＝Ｘでもよい）を下回る領域にある
ときにＬ論理、Ｖ_IN＞ＳＬ_LOW 、すなわちＶ_INが＋１．
６５Ｖ−Ｙを越える領域にあるときにＨ論理となる信号
Ｖ_OUT2が出力される。これら２つの出力信号Ｖ_OUT1とＶ
_OUT2の立上りおよび立ち下がりのタイミングを比較する
と、立上りはＶ_OUT1の方が遅く、立ち下がりはＶ_OUT2の
方が遅い。かかる立上り／立ち下がりのタイミング差
は、ＳＬ_HIとＳＬ_LOW の差、すなわちＸ＋Ｙで決まる。

【００２８】２つの出力信号Ｖ_OUT1およびＶ_OUT2は、選
択部７０において、図８に示すように組み合わされる。
まず、Ｖ_INがＳＬ_HIを越えるとＶ_OUT1が立上り、これに
応答してＳ_UPが発生するため、スイッチ７５の接点Ｃが
実線位置切り替わってオアゲート７２の出力（言い替え
ればＶ_OUT2）が選択される。次に、Ｖ_INがＳＬ_LOW を下
回るとＶ_OUT2が立ち下がり、これに応答してＳ_DOWNが発
生するため、スイッチ７５の接点Ｃが破線位置切り替わ
ってアンドゲート７１の出力（言い替えればＶ _OUT1）が
選択される。その結果、選択部７０からは、Ｖ_OUT1の立
上りタイミング（Ｓ_UPの発生タイミング）からＶ_OUT2の
立ち下がりタイミング（Ｓ_DOWNの発生タイミング）まで
をＨ論理期間とする信号Ｖ_OUT が取り出されることにな
る。

【００２９】したがって、Ｖ_INが一旦ＳＬ_HIを越えた後
はＳＬ_LOW を下回らない限り信号Ｖ _OUT の論理が反転し
ないから、また、Ｖ_INが一旦ＳＬ_LOW を下回った後はＳ
Ｌ_HIを越えない限り信号Ｖ_OUT の論理が反転しないか
ら、ＳＬ_HIとＳＬ_LOW の差に相当する入力マージン（図
８のハッチング領域参照）を確保して、ノイズ耐性を高
めることができる。

【００３０】

【発明の効果】本発明によれば、差動増幅回路の判定基
準レベルを適正化したので、ノイズに強く、しかもスリ
ーステート型出力回路との組み合せにも支障のない半導
体集積回路を提供できる。

【図面の簡単な説明】

【図１】第１実施例の構成図である。

【図２】第２実施例の構成図である。

【図３】第２実施例の入出力特性図である。

【図４】第３実施例の構成図である。

【図５】第３実施例の信号タイミングチャートである。

【図６】第３実施例の入出力波形図である。

【図７】第４実施例の構成図である。

【図８】第４実施例の入出力波形図である。

【図９】データ転送回路の全体構成図である。

【図１０】従来の入力回路の構成図である。

【符号の説明】

Ｑ₁₁、Ｑ₁₂：差動トランジスタ Ｒ₅₁、Ｒ₅₂、Ｒ₆₁、Ｒ₆₂：抵抗（電位発生手段） ＳＬ_HI：ハイ側の基準電位（第１の電位） ＳＬ_LOW ：ロー側の基準電位（第２の電位） Ｖ_IN：入力信号 Ｖ_REF ：基準電位 ５０：第１の差動増幅部 ６０：第２の差動増幅部 ７０：選択部（選択手段）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−42462（ＪＰ，Ａ) 特開 昭63−100811（ＪＰ，Ａ) 特開 平３−248616（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03F 3/45 H03K 3/2897 H03K 5/08

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】微小振幅の入力信号と該信号の中間振幅値
   に相当する基準電位との差に応じた信号を出力する差動
   トランジスタを備えた半導体集積回路において、 前記入力信号の最大振幅以内の電位であって、且つ、前
   記入力信号の中間振幅値とは異なる電位を発生する電位
   発生手段を備え、 前記差動トランジスタのしきい値を互いに異ならせると
   ともに、該電位発生手段で発生した電位を前記基準電位
   の代わりに用いることを特徴とする半導体集積回路。
2. 【請求項２】微小振幅の入力信号と該信号の中間振幅値
   に相当する基準電位との差に応じた信号を出力する差動
   トランジスタを備える半導体集積回路において、 前記差動トランジスタのしきい値を互いに異ならせると
   ともに、前記入力信号の最大振幅以内の電位であって、
   且つ、前記入力信号の中間振幅値を挟む２つの電位を発
   生する電位発生手段を備え、 該電位発生手段で発生した第１の電位を用いて前記入力
   信号を差動増幅する第１の差動増幅部と、 該電位発生手段で発生した第２の電位を用いて前記入力
   信号を差動増幅する第２の差動増幅部と、 これら第１および第２の差動増幅部の出力を選択する選
   択手段とを設け、 前記選択手段が、前記第１の差動増幅部の出力信号およ
   び前記第２の差動増幅部の出力信号のレベル変化に基づ
   いて前記出力を選択することを特徴とする半導体集積回
   路。
3. 【請求項３】微小振幅の入力信号と該信号の中間振幅値
   に相当する基準電位との差に応じた信号を出力する差動
   トランジスタを備えた半導体集積回路において、 前記差動トランジスタの負荷にトランジスタを使用し、前記差動トランジスタの 出力の立ち上がりタイミングに
   よって入力側の前記差動トランジスタにおける負荷トラ
   ンジスタの導通度を小さくするとともに、前記 差動トラ
   ンジスタの出力の立ち下がりのタイミングによって出力
   側の前記差動トランジスタにおける負荷トランジスタの
   導通度を小さくすることを特徴とする半導体集積回路。