JP2905669B2 - 遅延回路 - Google Patents

遅延回路

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JP2905669B2 JP5179052A JP17905293A JP2905669B2 JP 2905669 B2 JP2905669 B2 JP 2905669B2 JP 5179052 A JP5179052 A JP 5179052A JP 17905293 A JP17905293 A JP 17905293A JP 2905669 B2 JP2905669 B2 JP 2905669B2
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

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  • Nonlinear Science (AREA)
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  • Logic Circuits (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ半導体集積回路
に内蔵され、タイミング発生回路などに利用される遅延
回路に関する。
【０００２】
【従来の技術】タイミング発生回路などに利用されてい
る遅延回路としては、従来、図９に示す回路が使用され
ている。すなわち電源電圧ＶｃｃとＧＮＤの間に相補対
接続されたＰｃｈＭＯＳトランジス（図中ｐ２２〜ｐ２
５）とＮｃｈＭＯＳトランジスタ（図中ｎ２２〜ｎ２
５）によるインバータ回路を複数段（図中４段）接続し
て遅延回路を実現する。遅延時間は入力電圧Ｖｉｎと出
力電圧Ｖｏがそれぞれある電圧（例えば１／２Ｖｃｃ）
になるまでの時間の差と規定される。
【０００３】図１０（ａ）（ｂ）（ｃ）は図９に示す遅
延回路のシュミレーション結果（図中Ｖｉｎ・Ｖａ・Ｖ
ｂ・Ｖｃ・Ｖｏの波形）を示している。ここで図１０
（ａ）は周囲温度Ｔａが低温（ＬＴ）、かつＭＯＳトラ
ンジスタの特性（すなわちＶｔｈ）がプロセス仕様上の
ｍｉｎ値（最小値）の場合のシュミレーション結果であ
る。図１０（ｂ）は周囲温度Ｔａが室温（ＲＴ）、かつ
ＭＯＳトランジスタの特性（すなわちＶｔｈ）がプロセ
ス仕様上のｔｙｐ値（標準値）の場合のシュミレーショ
ン結果である。同様に、図１０（ｃ）は周囲温度Ｔａが
高温（ＨＴ）、かつＭＯＳトランジスタの特性（Ｖｔ
ｈ）がプロセス仕様上のｍａｘ値（最大値）の場合のシ
ュミレーション結果である。
【０００４】図１０に示すように、この回路の遅延時間
はインバータ回路個々の遅延時間の総和であり、この回
路の遅延時間は個々のＭＯＳトランジスタのジオメトリ
ーとインバータ回路の段数で決定される。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の遅延回路においては、ＭＯＳトランジスタの特
性（すなわちＶｔｈ）や周囲温度に変動が起こった場合
に、個々のインバータ回路の遅延時間が大きく変化して
しまい、結果的に遅延回路全体の遅延時間が大きく変動
する。
【０００６】個々のＭＯＳトランジスタのジオメトリー
とインバータ回路の段数とを調整して最適化したとして
も、図１０の（ａ）と（ｃ）に見るように、遅延時間の
ｍａｘ値とｍｉｎ値の差は大凡２倍以内に収めることは
ほぼ不可能であるという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、ＭＯＳトランジスタの特性（すなわちＶｔ
ｈ）や周囲温度に変動が起こった場合においても、個々
のインバータ回路の遅延時間は一定であり、その結果、
回路全体の遅延時間がほぼ一定になるような遅延回路を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本願の第１の発明の遅延
回路は、第１の変形インバータ回路と、第１の補正回路
と、第２の変形インバータ回路と、第２の補正回路とか
らなる遅延回路であって、第１の変形インバータ回路
は、正電源とアースとの間に相補対接続された、第１の
ＰｃｈＭＯＳトランジスタと第１のＮｃｈＭＯＳトラン
ジスタとからなる第１のインバータ回路と、第１のＮｃ
ｈＭＯＳトランジスタのソースとアースとの間に接続さ
れた第４のＮｃｈＭＯＳトランジスタとを備え、第１の
インバータ回路のゲートには入力信号または前段のイン
バータ回路の出力信号が入力され、第４のＮｃｈＭＯＳ
トランジスタのゲートには第１の補正回路の出力信号が
入力され、第２の変形インバータ回路は、正電源とアー
スとの間に相補対接続された、第２のＰｃｈＭＯＳトラ
ンジスタと第２のＮｃｈＭＯＳトランジスタとからなる
第２のインバータ回路と、第２のＰｃｈＭＯＳトランジ
スタのソースと正電源との間に接続された第４のＰｃｈ
ＭＯＳトランジスタとを備え、第２のインバータ回路の
ゲートには入力信号または前段のインバータ回路の出力
信号が入力され、第４のＰｃｈＭＯＳトランジスタのゲ
ートには第２の補正回路の出力信号が入力され、第１の
補正回路が、一端が正電源に、他端が第５のＮｃｈＭＯ
Ｓトランジスタのドレインに接続されている抵抗と、ソ
ースがアースに接続されている第５のＮｃｈＭＯＳトラ
ンジスタから構成されており、プロセスパラメータまた
は／および温度の変化を補償し、第２の補正回路が、一
端がアースに、他端が第５のＰｃｈＭＯＳトランジスタ
のドレインに接続されている抵抗と、ソースが正電源に
接続されている第５のＰｃｈＭＯＳトランジスタから構
成されており、プロセスパラメータまたは／および温度
の変化を補償することを特徴とする。
【０００９】
【００１０】
【００１１】本願の第２の発明による遅延回路は、第３
の変形インバータ回路と、第１の補正回路と、第２の補
正回路とからなる遅延回路であって、第３の変形インバ
ータ回路は、正電源とアースとの間に相補対接続され
た、第３のＰｃｈＭＯＳトランジスタと第３のＮｃｈＭ
ＯＳトランジスタとからなる第３のインバータ回路と、
第３のＮｃｈＭＯＳトランジスタのソースとアースとの
間に接続された第６のＮｃｈＭＯＳトランジスタと、第
３のＰｃｈＭＯＳトランジスタのソースと正電源との間
に接続された第６のＰｃｈＭＯＳトランジスタとを備
え、第３のインバータ回路のゲートには入力信号または
前段のインバータ回路の出力信号が入力され、第６のＮ
ｃｈＭＯＳトランジスタのゲートには第１の補正回路の
出力信号が入力され、第６のＰｃｈＭＯＳトランジスタ
のゲートには第２の補正回路の出力信号が入力され、第
１の補正回路が、一端が正電源に、他端が第５のＮｃｈ
ＭＯＳトランジスタのドレインに接続されている抵抗
と、ソースがアースに接続されている第５のＮｃｈＭＯ
Ｓトランジスタから構成されており、プロセスパラメー
タまたは／および温度の変化を補償し、第２の補正回路
が、一端がアースに、他端が第５のＰｃｈＭＯＳトラン
ジスタのドレインに接続されている抵抗と、ソースが正
電源に接続されている第５のＰｃｈＭＯＳトランジスタ
から構成されており、プロセスパラメータまたは／およ
び温度の変化を補償することを特徴とする。
【００１２】
【作用】第５のＮｃｈＭＯＳトランジスタのしきい値Ｖ
ｔｎが標準値より小さい場合、第１の補正回路の出力信
号が低くなる。このため、第４のＮｃｈＭＯＳトランジ
スタのＶｔｎが小さくなることによるオン抵抗値の減少
効果とゲート電圧の低下によるオン抵抗値の増大効果と
が相殺して、第１の変形インバータ回路の遅延時間はＶ
ｔｎが標準値の場合と差異がない。Ｖｔｎが標準値より
大きい場合、第４のＮｃｈＭＯＳトランジスタのＶｔｎ
が大きくなることによるオン抵抗値の増大効果とゲート
電圧の上昇によるオン抵抗値の減少効果とが相殺して、
第１の変形インバータ回路の遅延時間は、Ｖｔｎが標準
値の場合と差異がない。
【００１３】周囲温度が低温の場合、第４のＮｃｈＭＯ
Ｓトランジスタのオン抵抗値の減少効果とゲート信号で
ある第１の補正回路の出力信号が低くなることによるオ
ン抵抗値の増大効果とが相殺する。周囲温度が高温の場
合、第４のＮｃｈＭＯＳトランジスタのオン抵抗値の増
大効果と、ゲート信号のレベルが高くなることによるオ
ン抵抗値の減少効果とが相殺する。従って、第１の変形
インバータ回路の遅延時間は、室温の場合と差異がな
い。
【００１４】第２の変形インバータ回路においては、第
５のＰｃｈＭＯＳトランジスタのしきい値Ｖｔｐが小さ
い場合、第２の補正回路の出力信号が高くなるため、第
４のＰｃｈＭＯＳトランジスタのＶｔｐが小さくなるこ
とによるオン抵抗値の減少効果とゲート電圧の上昇によ
るオン抵抗値の増大効果とが相殺して、遅延時間はＶｔ
ｐが標準値の場合と差異がない。また、Ｖｔｐが大きい
場合、Ｖｔｐが大きくなることによるオン抵抗値の増大
効果とゲート電圧の低下によるオン抵抗値の減少効果が
相殺して、第２の変形インバータ回路の遅延時間は、Ｖ
ｔｐが標準値の場合と差異がない。
【００１５】周囲温度が低温の場合、第４のＰｃｈＭＯ
Ｓトランジスタのオン抵抗値の減少効果と、ゲート信号
である第２の補正回路の出力信号が高くなることによる
オン抵抗値の増大効果とが相殺する。周囲温度が高温の
場合、第４のＰｃｈＭＯＳトランジスタのオン抵抗値の
増大効果と、ゲート信号が低くなることによるオン抵抗
値の減少効果とが相殺される。従って、第２の変形イン
バータ回路の遅延時間は、室温の場合と差異がない。
【００１６】
【実施例】次に、本発明の実施例について、図面を参照
して詳細に説明する。図１は、入力信号（図中Ｖｉｎ）
がＨｉｇｈレベルからＬｏｗレベルへ変移した場合に、
主に所望の遅延時間を作るための遅延回路である。この
遅延回路は、ＮｃｈＭＯＳトランジスタ用の補正回路１
と前記補正回路１の出力信号ＮＯをゲート信号とするＮ
ｃｈＭＯＳトランジスタｎ２とｎ５を通常のインバータ
回路のＮｃｈＭＯＳトランジスタｎ３とｎ６のソース側
に縦続接続した第１の変形のインバータ回路Ｉ２とＩ４
を偶数段に、ＰｃｈＭＯＳトランジスタ用の補正回路２
と前記補正回路２の出力信号ＰＯをゲート信号とするＰ
ｃｈＭＯＳトランジスタｐ２とｐ５を通常のインバータ
回路のＰｃｈＭＯＳトランジスタｐ１とｐ４のソース側
に縦続接続した第２の変形のインバータ回路Ｉ１とＩ３
を奇数段に接続した４段のインバータで構成されてい
る。
【００１７】図２はＮｃｈＭＯＳトランジスタ用の補正
回路１の回路図である。この補正回路は電源電圧Ｖｃｃ
とＧＮＤの間に抵抗ｒ１とＮｃｈＭＯＳトランジスタｎ
７が直列に接続されていて、その接続点が出力信号ＮＯ
（通常約３ｖの電位）となっている。ＮｃｈＭＯＳトラ
ンジスタｎ７のゲート信号ＣＥは、動作時に電源電圧Ｖ
ｃｃとなり、スタンバイ時はＧＮＤとなる。その結果、
上述した補正回路１はスタンバイ時に電流を消費しな
い。図２に示す補正回路１において、ＮｃｈＭＯＳトラ
ンジスタ特性（すなわちＶｔｎ）がプロセス仕様上の範
囲でばらついた場合の出力信号ＮＯの電位をそれぞれ図
３（ａ）に示す。Ｖｔｎが小さくなれば、ＮｃｈＭＯＳ
トランジスタｎ７のオン抵抗値が小さくなり、結果とし
て出力信号ＮＯの電位は低くなる。逆に、Ｖｔｎが大き
くなれば、ＮｃｈＭＯＳトランジスタｎ７のオン抵抗値
が大きくなり、出力信号ＮＯの電位は高くなる。
【００１８】図２に示す補正回路１において、周囲温度
Ｔａがばらついた場合の出力信号ＮＯの電位を図３
（ｂ）に示す。抵抗ｒ１の値とＮｃｈＭＯＳトランジス
タｎ７のオン抵抗値は共に周囲温度に対して正の依存性
があるが、その依存性はＮｃｈＭＯＳトランジスタｎ７
のオン抵抗値のほうがはるかに大きい。そのため、周囲
温度Ｔａが低温（ＬＴ）の場合、ＮｃｈＭＯＳトランジ
スタｎ７のオン抵抗値が小さくなり、出力信号ＮＯの電
位が低くなる。周囲温度Ｔａが高温（ＨＴ）の場合、Ｎ
ｃｈＭＯＳトランジスタｎ７のオン抵抗値が大きくな
り、出力信号ＮＯの電位が高くなる。
【００１９】図４はＰｃｈＭＯＳトランジスタ用の補正
回路２の回路図である。この補正回路は電源電圧Ｖｃｃ
とＧＮＤの間にＰｃｈＭＯＳトランジスタｐ７と抵抗ｒ
２が直列に接続されていて、その接続点が出力信号ＰＯ
（通常約２ｖの電位）となっている。ＰｃｈＭＯＳトラ
ンジスタｐ７のゲート信号バーＣＥは、動作時にＧＮＤ
となり、スタンバイ時は電源電圧Ｖｃｃとなる。その結
果、上述した補正回路２はスタンバイ時に電流を消費し
ない。図４に示す補正回路２において、ＰｃｈＭＯＳト
ランジスタ特性（すなわちＶｔｐ）がプロセス仕様上の
範囲でばらついた場合の出力信号ＰＯの電位をそれぞれ
図５（ａ）に示す。Ｖｔｐが小さくなれば、ＰｃｈＭＯ
Ｓトランジスタｐ７のオン抵抗値が小さくなり、出力信
号ＰＯの電位は高くなる。逆に、Ｖｔｐが大きくなれ
ば、ＰｃｈＭＯＳトランジスタｐ７のオン抵抗値が大き
くなり、出力信号ＰＯの電位は低くなる。図４に示す補
正回路２において、周囲温度Ｔａがばらついた場合の出
力信号ＰＯの電位を図５（ｂ）に示す。抵抗ｒ２の値と
ＰｃｈＭＯＳトランジスタｐ７のオン抵抗値は共に周囲
温度に対して正の依存性があるが、その依存性はＰｃｈ
ＭＯＳトランジスタｐ７のオン抵抗値のほうがはるかに
大きい。そのため、周囲温度Ｔａが低温（ＬＴ）の場
合、ＰｃｈＭＯＳトランジスタｐ７のオン抵抗値が小さ
くなり、結果として、出力信号ＰＯの電位が高くなる。
周囲温度Ｔａが高温（ＨＴ）の場合、ＰｃｈＭＯＳトラ
ンジスタｐ７のオン抵抗値が大きくなり、出力信号ＰＯ
の電位が低くなる。
【００２０】次に、第１の変形のインバータ回路Ｉ２お
よびＩ４の動作を、ＮｃｈＭＯＳトランジスタ特性（す
なわちＶｔｎ）と周囲温度がばらついた場合について、
説明する。図１において、第１の変形インバータ回路Ｉ
２とＩ４のそれぞれの入力信号（図中ＶａとＶｃ）はＬ
ｏｗレベルからＨｉｇｈレベルへ変移しており、そのと
きに第１の変形インバータ回路Ｉ２とＩ４がＧＮＤ側に
流す電流値は、それぞれＮｃｈＭＯＳトランジスタｎ２
とｎ５が決定するように、ＮｃｈＭＯＳトランジスタｎ
２とｎ５のジオメトリーと補正回路１の出力信号の電位
を設定する。ここで、Ｖｔｎが小さい場合、上述したよ
うに、補正回路１の出力信号ＮＯの電位が低くなるた
め、ＮｃｈＭＯＳトランジスタｎ２とｎ５のＶｔｎが小
さくなることによるオン抵抗値の減少効果とゲート電圧
の低下によるオン抵抗値の増大効果とが相殺して、第１
の変形インバータ回路Ｉ２とＩ４それぞれの遅延時間は
Ｖｔｎがｔｙｐ値の場合とほとんど差異がない。また、
Ｖｔｎが大きい場合、ＮｃｈＭＯＳトランジスタｎ２と
ｎ５のＶｔｎが大きくなることによるオン抵抗値の増大
効果とゲート電圧の上昇によるオン抵抗値の減少効果と
が相殺して、第１の変形インバータ回路Ｉ２とＩ４それ
ぞれの遅延時間はＶｔｎがｔｙｐ値の場合とほとんど差
異がない。結果的にＶｔｎが小さい場合とＶｔｎが大き
い場合とで、第１の変形インバータ回路での遅延時間は
ほとんど差異がない。
【００２１】また、周囲温度Ｔａが低温（ＬＴ）の場
合、ＮｃｈＭＯＳトランジスタｎ２とｎ５オン抵抗値の
減少効果と、ゲート信号である補正回路１の出力信号Ｎ
Ｏが低くなることによるオン抵抗値の増大効果とが相殺
する。周囲温度Ｔａが高温（ＨＴ）の場合、ＮｃｈＭＯ
Ｓトランジスタｎ２とｎ５のオン抵抗値の増大効果と、
ゲート信号が高くなることによるオン抵抗値の減少効果
とが相殺する。この結果、周囲温度が低い場合と高い場
合とで、第１の変形インバータ回路Ｉ２とＩ４での遅延
時間はほとんど差異がない。
【００２２】今度は、第２の変形のインバータ回路Ｉ１
およびＩ３の動作を、ＰｃｈＭＯＳトランジスタ特性
（すなわちＶｔｐ）と周囲温度がばらついた場合につい
て、説明する。図１において、第２の変形インバータ回
路Ｉ１とＩ３のそれぞれの入力信号（図中ＶｉｎとＶ
ｂ）はＨｉｇｈレベルからＬｏｗレベルへ変移してお
り、そのときに第２の変形インバータ回路Ｉ１とＩ３が
電源電圧Ｖｃｃ側に流す電流値は、それぞれＰｃｈＭＯ
Ｓトランジスタｐ２とｐ５が決定するように、ＰｃｈＭ
ＯＳトランジスタｐ２とｐ５のジオメトリーと補正回路
２の出力信号の電位を設定する。ここで、Ｖｔｐが小さ
い場合、上述したように、補正回路２の出力信号ＰＯの
電位が高くなるため、ＰｃｈＭＯＳトランジスタｐ２と
ｐ５のＶｔｐが小さくなることによるオン抵抗値の減少
効果とゲート電圧の上昇によるオン抵抗値の増大効果と
が相殺して、第２の変形インバータ回路Ｉ１とＩ３それ
ぞれの遅延時間はＶｔｐがｔｙｐ値の場合とほとんど差
異がない。また、Ｖｔｐが大きい場合、ＰｃｈＭＯＳト
ランジスタｐ２とｐ５のＶｔｐが大きくなることによる
オン抵抗値の増大効果とゲート電圧の低下によるオン抵
抗値の減少効果とが相殺して、第２の変形インバータ回
路Ｉ１とＩ３それぞれの遅延時間はＶｔｐがｔｙｐ値の
場合とほとんど差異がない。結果的に、Ｖｔｐが小さい
場合とＶｔｐが大きい場合とで、第２の変形インバータ
回路での遅延時間はほとんど差異がない。
【００２３】また、周囲温度Ｔａが低温（ＬＴ）の場
合、ＰｃｈＭＯＳトランジスタｐ２とｐ５のオン抵抗値
の減少効果と、ゲート信号である補正回路２の出力信号
ＰＯが高くなることによるオン抵抗値の増大効果とが相
殺する。周囲温度Ｔａが高温（ＨＴ）の場合、ＰｃｈＭ
ＯＳトランジスタｐ２とｐ５のオン抵抗値の増大効果
と、ゲート信号が低くなることによるオン抵抗値の減少
効果とが相殺する。この結果、周囲温度が低い場合と高
い場合とで、第２の変形インバータ回路Ｉ１とＩ３での
遅延時間はほとんど差異がない。
【００２４】上述してきたように、図１に示す遅延回路
の遅延時間は第１の変形インバータ回路と第２の変形イ
ンバータ回路それぞれの遅延時間の総和であるので、Ｍ
ＯＳトランジスタ特性（すなわちＶｔｈ）と周囲温度が
ばらついた場合でも、図１に示す遅延回路の遅延時間は
ほとんど一定である。
【００２５】図６（ａ）（ｂ）（ｃ）は図１に示す遅延
回路において、ＭＯＳトランジスタ特性（すなわちＶｔ
ｈ）と周囲温度がばらついた場合の遅延時間のばらつき
を約１．２倍程度に設定した場合のシュミレーション結
果（図中Ｖｉｎ・Ｖａ・Ｖｂ・Ｖｃ・Ｖｏの波形）を示
している。ここで図６（ａ）は周囲温度Ｔａが低温（Ｌ
Ｔ）、かつＭＯＳトランジスタの特性（すなわちＶｔ
ｈ）がプロセス仕様上のｍｉｎ値の場合のシュミレーシ
ョン結果である。図６（ｂ）は周囲温度Ｔａが室温（Ｒ
Ｔ）、かつＭＯＳトランジスタの特性（すなわちＶｔ
ｈ）がプロセス仕様上のｔｙｐ値の場合のシュミレーシ
ョン結果である。同様に、図６（ｃ）は周囲温度Ｔａが
高温（ＨＴ）、かつＭＯＳトランジスタの特性（Ｖｔ
ｈ）がプロセス仕様上のｍａｘ値の場合のシュミレーシ
ョン結果である。
【００２６】図７には、本発明の別の１実施例である、
入力信号（図中Ｖｉｎ）がＬｏｗレベルからＨｉｇｈレ
ベルへ変移した場合に、主に所望の遅延時間を作るため
の遅延回路を示している。
【００２７】この遅延回路は、ＮｃｈＭＯＳトランジス
タ用の補正回路１と、ＰｃｈＭＯＳトランジスタ用の補
正回路２と、補正回路１の出力信号ＮＯをゲート信号と
するＮｃｈＭＯＳトランジスタｎ８とｎ１１を通常のイ
ンバータ回路のＮｃｈＭＯＳトランジスタｎ９とｎ１２
のソース側に縦続接続した第１の変形のインバータ回路
Ｉ１とＩ３を奇数段に、補正回路２の出力信号ＰＯをゲ
ート信号とするＰｃｈＭＯＳトランジスタｐ１０とｐ１
３を通常のインバータ回路のＰｃｈＭＯＳトランジスタ
ｐ９とｐ１２のソース側に縦続接続した第２の変形のイ
ンバータ回路Ｉ２とＩ４を偶数段に接続した４段のイン
バータとから構成されている。
【００２８】この場合も、補正回路の出力信号の電位と
それをゲート信号とするＭＯＳトランジスタのジオメト
リーを適当な値に設定することにより、ＭＯＳトランジ
スタ特性（すなわちＶｔｈ）と周囲温度のばらつきに対
して、ほとんど一定の遅延時間を得ることができる。
【００２９】図８には、本発明の更に別の１実施例であ
る、入力信号（図中Ｖｉｎ）がＬｏｗレベルからＨｉｇ
ｈレベルへ変移した場合と入力信号（図中Ｖｉｎ）がＨ
ｉｇｈレベルからＬｏｗレベルへ変移した場合で、共に
所望の遅延時間を作るための遅延回路を示している。
【００３０】この遅延回路は、ＮｃｈＭＯＳトランジス
タ用の補正回路１と、ＰｃｈＭＯＳトランジスタ用の補
正回路２と、補正回路２の出力信号ＰＯをゲート信号と
するＰｃｈＭＯＳトランジスタｐ１５、ｐ１７、ｐ１
９、ｐ２１を通常のインバータ回路のＰｃｈＭＯＳトラ
ンジスタｐ１４、ｐ１６、ｐ１８、ｐ２０のソース側に
縦続接続し、補正回路１の出力信号ＮＯをゲート信号と
するＮｃｈＭＯＳトランジスタｎ１４、ｎ１６、ｎ１
８、ｎ２０を通常のインバータ回路のＮｃｈＭＯＳトラ
ンジスタｎ１５、ｎ１７、ｎ１９、ｎ２１のソース側に
それぞれ縦続接続した変形のインバータＩ１、Ｉ２、Ｉ
３、Ｉ４を接続した４段のインバータとから構成されて
いる。
【００３１】この場合も、補正回路の出力信号の電位と
それをゲート信号とするＭＯＳトランジスタのジオメト
リーを適当な値に設定することにより、ＭＯＳトランジ
スタ特性（すなわちＶｔｈ）と周囲温度のばらつきに対
して、ほとんど一定の遅延時間を得ることができる。
【００３２】補正回路１および補正回路２で使用する抵
抗は、その値が２ｋΩ程度で十分であり、チップ面積に
占める割合としては、無視できるほど小さい。
【００３３】以上、実施例では、補正回路１の出力信号
を入力とするＮｃｈＭＯＳトランジスタを通常のインバ
ータ回路のＮｃｈＭＯＳトランジスタのソースとアース
の間に縦続接続し、補正回路２の出力信号を入力とする
ＰｃｈＭＯＳトランジスタを通常のインバータ回路のＰ
ｃｈＭＯＳトランジスタのソースと正電源の間に縦続接
続しているが、本発明はこれらの実施例に限定されるも
のではない。
【００３４】補正回路１の出力信号を入力とするＮｃｈ
ＭＯＳトランジスタを通常のインバータ回路のＮｃｈＭ
ＯＳトランジスタのドレインとインバータ回路の出力ノ
ードの間に縦続接続し、補正回路２の出力信号を入力と
するＰｃｈＭＯＳトランジスタを通常のインバータ回路
のＰｃｈＭＯＳトランジスタのドレインとインバータ回
路の出力ノードの間に縦続接続した場合の実施例を図
１、図７、図８に対応して、それぞれ、図１１、図１
２、図１３に示す。この場合でも、ＭＯＳトランジスタ
特性（すなわちＶｔｈ）と周囲温度のばらつきに対し
て、ほとんど一定の遅延時間を得ることができる。
【００３５】
【発明の効果】以上説明したように本願の第１の発明の
遅延回路は、第１の変形インバータ回路と、第１の補正
回路と、第２の変形インバータ回路と、第２の補正回路
とからなる遅延回路であって、第１の変形インバータ回
路は、正電源とアースとの間に相補対接続された、第１
のＰｃｈＭＯＳトランジスタと第１のＮｃｈＭＯＳトラ
ンジスタとからなる第１のインバータ回路と、第１のＮ
ｃｈＭＯＳトランジスタのソースとアースとの間に接続
された第４のＮｃｈＭＯＳトランジスタとを備え、第１
のインバータ回路のゲートには入力信号または前段のイ
ンバータ回路の出力信号が入力され、第４のＮｃｈＭＯ
Ｓトランジスタのゲートには第１の補正回路の出力信号
が入力され、第２の変形インバータ回路は、正電源とア
ースとの間に相補対接続された、第２のＰｃｈＭＯＳト
ランジスタと第２のＮｃｈＭＯＳトランジスタとからな
る第２のインバータ回路と、第２のＰｃｈＭＯＳトラン
ジスタのソースと正電源との間に接続された第４のＰｃ
ｈＭＯＳトランジスタとを備え、第２のインバータ回路
のゲートには入力信号または前段のインバータ回路の出
力信号が入力され、第４のＰｃｈＭＯＳトランジスタの
ゲートには第２の補正回路の出力信号が入力され、第１
の補正回路が、一端が正電源に、他端が第５のＮｃｈＭ
ＯＳトランジスタのドレインに接続されている抵抗と、
ソースがアースに接続されている第５のＮｃｈＭＯＳト
ランジスタから構成されており、プロセスパラメータま
たは／および温度の変化を補償し、第２の補正回路が、
一端がアースに、他端が第５のＰｃｈＭＯＳトランジス
タのドレインに接続されている抵抗と、ソースが正電源
に接続されている第５のＰｃｈＭＯＳトランジスタから
構成されており、プロセスパラメータまたは／および温
度の変化を補償するので、プロセスパラメータ及び温度
の変動に対しても、それぞれが１つの抵抗と１つのＭＯ
Ｓトランジスタのみで構成されている簡単な構成の２つ
の補正回路の働きにより遅延時間が一定となる遅延回路
を提供する。
【００３６】本願の第２の発明による遅延回路は、第３
の変形インバータ回路と、第１の補正回路と、第２の補
正回路とからなる遅延回路であって、第３の変形インバ
ータ回路は、正電源とアースとの間に相補対接続され
た、第３のＰｃｈＭＯＳトランジスタと第３のＮｃｈＭ
ＯＳトランジスタとからなる第３のインバータ回路と、
第３のＮｃｈＭＯＳトランジスタのソースとアースとの
間に接続された第６のＮｃｈＭＯＳトランジスタと、第
３のＰｃｈＭＯＳトランジスタのソースと正電源との間
に接続された第６のＰｃｈＭＯＳトランジスタとを備
え、第３のインバータ回路のゲートには入力信号または
前段のインバータ回路の出力信号が入力され、第６のＮ
ｃｈＭＯＳトランジスタのゲートには第１の補正回路の
出力信号が入力され、第６のＰｃｈＭＯＳトランジスタ
のゲートには第２の補正回路の出力信号が入力され、第
１の補正回路が、一端が正電源に、他端が第５のＮｃｈ
ＭＯＳトランジスタのドレインに接続されている抵抗
と、ソースがアースに接続されている第５のＮｃｈＭＯ
Ｓトランジスタから構成されており、プロセスパラメー
タまたは／および温度の変化を補償し、第２の補正回路
が、一端がアースに、他端が第５のＰｃｈＭＯＳトラン
ジスタのドレインに接続されている抵抗と、ソースが正
電源に接続されている第５のＰｃｈＭＯＳトランジスタ
から構成されており、プロセスパラメータまたは／およ
び温度の変化を補償するので、プロセスパラメータ及び
温度の変動に対しても、それぞれが１つの抵抗と１つの
ＭＯＳトランジスタのみで構成されている簡単な構成の
２つの補正回路の働きにより遅延時間が一定となる遅延
回路を提供する。
【図面の簡単な説明】
【図１】本発明の１実施例に係る遅延回路を示す回路図
である。
【図２】ＮｃｈＭＯＳトランジスタ用の補正回路を示す
回路図である。
【図３】図２に示す補正回路の、ＭＯＳトランジスタ特
性（すなわちＶｔｈ）と周囲温度がばらついた場合にお
ける、シュミレーション結果を示す図である。
【図４】ＰｃｈＭＯＳトランジスタ用の補正回路を示す
回路図である。
【図５】図４に示す補正回路の、ＭＯＳトランジスタ特
性（すなわちＶｔｈ）と周囲温度がばらついた場合にお
ける、シュミレーション結果を示す図である。
【図６】図１に示す遅延回路のシュミレーション結果を
示す図である。
【図７】本発明の別の１実施例の係る遅延回路を示す回
路図である。
【図８】本発明の更に別の１実施例に係る遅延回路を示
す回路図である。
【図９】従来の遅延回路の回路図である。
【図１０】図９に示す遅延回路の、ＭＯＳトランジスタ
特性（すなわちＶｔｈ）と周囲温度がばらついた場合に
おける、シュミレーション結果である。
【図１１】図１の遅延回路の変形例を示す回路図であ
る。
【図１２】図７の遅延回路の変形例を示す回路図であ
る。
【図１３】図８の遅延回路の変形例を示す回路図であ
る。
【符号の説明】
１、２ 補正回路 ｐ１〜ｐ６ ＰｃｈＭＯＳトランジスタ ｎ１〜ｎ６ ＮｃｈＭＯＳトランジスタ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の変形インバータ回路と、第１の補
    正回路と、第２の変形インバータ回路と、第２の補正回
    路とからなる遅延回路であって、 前記第１の変形インバータ回路は、正電源とアースとの
    間に相補対接続された、第１のＰｃｈＭＯＳトランジス
    タと第１のＮｃｈＭＯＳトランジスタとからなる第１の
    インバータ回路と、前記第１のＮｃｈＭＯＳトランジス
    タのソースとアースとの間に接続された第４のＮｃｈＭ
    ＯＳトランジスタとを備え、前記第１のインバータ回路
    のゲートには 入力信号または前段のインバータ回路の出
    力信号が入力され、前記第４のＮｃｈＭＯＳトランジス
    タのゲートには前記第１の補正回路の出力信号が入力さ
    れ、 前記第２の変形インバータ回路は、正電源とアースとの
    間に相補対接続された、第２のＰｃｈＭＯＳトランジス
    タと第２のＮｃｈＭＯＳトランジスタとからなる第２の
    インバータ回路と、前記第２のＰｃｈＭＯＳトランジス
    タのソースと正電源との間に接続された第４のＰｃｈＭ
    ＯＳトランジスタとを備え、前記第２のインバータ回路
    のゲートには入力信号または前段のインバータ回路の出
    力信号が入力され、前記第４のＰｃｈＭＯＳトランジス
    タのゲートには前記第２の補正回路の出力信号が入力さ
    れ、 前記第１の補正回路が、 一端が正電源に、他端が第５の
    ＮｃｈＭＯＳトランジスタのドレインに接続されている
    抵抗と、ソースがアースに接続されている前記第５のＮ
    ｃｈＭＯＳトランジスタから構成されており、プロセス
    パラメータまたは／および温度の変化を補償し、前記第２の補正回路が、 一端がアースに、他端が第５の
    ＰｃｈＭＯＳトランジスタのドレインに接続されている
    抵抗と、ソースが正電源に接続されている前記第５のＰ
    ｃｈＭＯＳトランジスタから構成されており、プロセス
    パラメータまたは／および温度の変化を補償することを
    特徴とする遅延回路。
  2. 【請求項２】 前記第１の変形インバータ回路と、前記
    第２の変形インバータ回路とが、交互に接続されている
    請求項１に記載の遅延回路。
  3. 【請求項３】 第３の変形インバータ回路と、第１の補
    正回路と、第２の補正回路とからなる遅延回路であっ
    て、 前記第３の変形インバータ回路は、正電源とアースとの
    間に相補対接続された、第３のＰｃｈＭＯＳトランジス
    タと第３のＮｃｈＭＯＳトランジスタとからなる第３の
    インバータ回路と、前記第３のＮｃｈＭＯＳトランジス
    タのソースとアースとの間に接続された第６のＮｃｈＭ
    ＯＳトランジスタと、前記第３のＰｃｈＭＯＳトランジ
    スタのソースと正電源との間に接続された第６のＰｃｈ
    ＭＯＳトランジスタとを備え、前記第３のインバータ回
    路のゲートには 入力信号または前段のインバータ回路の
    出力信号が入力され、前記第６のＮｃｈＭＯＳトランジ
    スタのゲートには前記第１の補正回路の出力信号が入力
    され、前記第６のＰｃｈＭＯＳトランジスタのゲートに
    は前記第２の補正回路の出力信号が入力され、 前記第１の補正回路が、 一端が正電源に、他端が第５の
    ＮｃｈＭＯＳトランジスタのドレインに接続されている
    抵抗と、ソースがアースに接続されている前記第５のＮ
    ｃｈＭＯＳトランジスタから構成されており、プロセス
    パラメータまたは／および温度の変化を補償し、前記第２の補正回路が、 一端がアースに、他端が第５の
    ＰｃｈＭＯＳトランジスタのドレインに接続されている
    抵抗と、ソースが正電源に接続されている前記第５のＰ
    ｃｈＭＯＳトランジスタから構成されており、プロセス
    パラメータまたは／および温度の変化を補償することを
    特徴とする遅延回路。
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