KR100422442B1 - 전류원을 사용한 지연회로 - Google Patents

Abstract

본 발명은 지연회로에 관한 것으로, 특히 공정, 온도, 전압변화에 무관하게 일정한 지연시간을 갖는 지연회로에 관한 것이다. 더욱 구체적으로는 CMOS 집적회로 분야에서 공정이나 온도, 전압변화에 영향받지 않고 전류원을 사용하여 일정한 지연시간을 갖는 지연회로에 관한 것이다. 이를 해결하기 위하여 본 발명에 따른 전류원을 사용한 지연회로는: 일정한 전류를 생성하는 전류원과; 상기 전류원과 연결되고, 두 개의바이어스 전압을 생성하는 전류 미러부와; 상기 두 개의 바이어스 전압이 입력되어 지연을 구현하는 유니트 지연부;를 구비함을 특징으로 한다.

Description

전류원을 사용한 지연회로{DELAY CIRCUIT USING CURRENT SOURCE}

본 발명은 지연회로에 관한 것으로, 특히 공정, 온도, 전압변화에 무관하게 일정한 지연시간을 갖는 지연회로에 관한 것이다. 더욱 구체적으로는 CMOS 집적회로 분야에서 공정이나 온도, 전압변화에 영향받지 않고 전류원을 사용하여 일정한 지연시간을 갖는 지연회로에 관한 것이다.

반도체 메모리 장치가 고집적 및 고속화되면서 지연회로의 중요성이 증대하고 있다. 지연회로를 설계하는데 있어 중요한 고려 사항은 외부 환경의 요인에 기인하는 지연시간의 변동이 없어야 한다는 것이다. 지연회로에서 지연시간이 외부 환경의 요인에 따라 변동하게 되면 내부 회로들이 정상적인 동작을 수행하기 어렵고 최상의 성능을 발휘할 수 없는 상황이 초래될 수 있다. 물론, 종래에도 반도체 메모리 장치에 지연회로가 적용되어 사용되고는 있다. 하지만 외부 환경의 영향을 배제한 체, 이론적인 경우만 고려한 지연회로여서 공정에 따라, 또는 온도 변화에 따라 또는 전압변화에 따라 지연시간이 일정하지 않은 문제가 있었다. 종래 널리 이용되는 종래 지연회로가 도 1에 도시되어 있다. 상기 도 1은 종래 CMOS 인버터로 구성된 지연회로이다. 하지만 상기 도 1에서는 전압인 Vcc에 변화가 있거나 CMOS 인버터에 미치는 온도의 변화가 있게 되면 전류량이 변하게 되어 기대했던 일정한 지연시간을 획득하기는 어려웠다. 이러한 외부 환경 요인의 변화에 무관하게 일정한 지연시간을 가지는 지연회로가 종래 제시되었는데 USP 5,453,709호가 그것이다. 상기 USP 5,453,709호에서 제시한 일정한 지연시간을 가지는 지연회로를 도 2 내지 도 4에 도시하였다. 상기 도 2는 종래 일정한 지연시간을 갖는 CMOS 지연회로도이고, 상기 도 3은 도 2의 제1보상회로도이고, 상기 도 4는 도 2의 제2보상회로도이다. 상기 USP 5,453,709호에서 제시하는 고정된 지연시간을 갖는 지연회로의 원리는 CMOS 인버터 체인(chain)에 상/하단에 각각 구성되는 PMOS 및 NMOS 트랜지스터의 문턱전압(Vth)의 변화와 온도변화를 제1보상회로(1) 및 제2보상회로(2)에서 트래킹 하여 CMOS 인버터 체인의 상/하단에 구성되는 PMOS와 NMOS의 전류를 적응적으로 변화시켜 줌으로써 지연시간이 일정하게 맞추는 원리이다. 도 3에서, CE는 칩 인에이블 신호로써 칩이 동작할 때 하이 상태이다. 예를 들어, 공정변화에 따라 NMOS의 Vth가 감소하면 n7 트랜지스터의 전류가 증가하여 출력 NO의 레벨이 하강된다. 그러면 상기 도 2의 n14, n16, n18 및 n20의 Vgs가 감소하므로 상기 n14, n16, n18 및 n20의 Vth가 감소된 것을 보상하게 된다. 반대로 Vth가 증가하게 되면 NO 레벨이 증가하여 Vth의 증가를 보상하게 된다. 또한, 온도가 증가하면 n7의 전류가 감소하여 상기 NO 레벨이 증가한다. 온도가 증가할 때 저항 R1의 값도 증가하여 상기 NO 레벨을 하강시키는 역할을 하지만 상기 R1의 저항 값 증가보다는 상기 n7의 전류감소가 더 크므로 온도가 증가하면 상기 NO 레벨은 증가한다. 증가된 NO 레벨은 온도증가에 따른 n14, n16, n18 및 n20의 전류 감소를 보상하게 된다.

마찬가지의 방법으로 상기 도 4에 도시된 제2보상회로가 동작하여 외부 환경요인에 따른 변화를 보상하여 일정한 지연시간을 갖도록 지연회로를 설계한 것이 상기 USP 5,453,709호에서 제시하는 고정된 지연시간을 갖는 지연회로이다.

상기 USP 5,453,709호에서 제시하는 고정된 지연시간을 갖는 지연회로는 간단하기는 하지만 보상회로에서 트래킹 하여 보상하는 정도를 맞춰야 하므로 실제로는 구현하기가 어려운 단점이 있다.

따라서, 본 발명의 목적은 공정이나 온도변화 및 전압변화 등의 외부 환경의 영향으로 인해 지연시간이 변동되는 것을 방지하고, 고정된 지연시간을 가질 수 있는 지연회로를 제공함에 있다.

상기의 목적을 해결하기 위하여 본 발명의 제1견지에 따른 전류원을 사용한 지연회로는: 일정한 전류를 생성하는 전류원과; 상기 전류원과 연결되고, 두 개의바이어스 전압을 생성하는 전류 미러부와; 상기 두 개의 바이어스 전압이 입력되어 지연을 구현하는 유니트 지연부;를 구비함을 특징으로 한다.

본 발명의 제2견지에 따른 지연회로의 전류원은: 전원전압이 각각 제1 내지 제4피모스 트랜지스터의 소오스에 연결되며, 상기 제1 피모스 트랜지스터의 드레인에 걸리는 제1 전압과 제2 피모스 트랜지스터의 드레인에 걸리는 제2 전압이 상기 비교기의 입력에 연결되며, 상기 제1 피모스 트랜지스터의 드레인단은 상기 제1 전압과, 상기 제1 전압과 접지단 사이에 구비된 다이오드가 연결되며, 상기 제2 피모스 트랜지스터의 드레인단은 상기 제2 전압과 저항이 연결되며, 상기 저항에는 제3 전압이 걸리고, 상기 제3 전압과 접지단 사이에는 병렬로 연결된 N개의 다이오드들이 연결되며, 상기 제4 피모스 트랜지스터의 소스에 연결되는 전원전압 사이에는 퓨즈가 형성되며, 상기 제4 피모스 트랜지스터의 드레인이 상기 제3 피모스 트랜지스터의 드레인에 연결되어 상기 제3 피모스 트랜지스터의 드레인이 출력전류가 되도록 구성되어, 상기 제1 피모스 트랜지스터와 제2 피모스 트랜지스터의 사이즈를 조절함에 의해 일정한 전류를 생성시키는 전류원; 게이트와 드레인이 연결된 제5 피모스 트랜지스터의 게이트와 연결되어 피모스 바이어스전압을 출력하는 제6 피모스 트랜지스터와, 상기 제6 피모스 트랜지스터의 드레인과 연결되고 상기 드레인과 게이트가 연결되어 제7 엔모스 바이어스전압을 출력하는 엔모스 트랜지스터가 구비되는 전류 미러부; 2개의 피모스 트랜지스터와 2개의 엔모스 트랜지스터로 이루어진 씨모스 트랜지스터 인버터로 구현되며, 상기 전류 미러부로부터 출력된 피모스 바이어스전압을 인가받고, 전류를 차징 및 디스차징하는 서로 이웃하지 않은 상기 피모스 트랜지스터 및 엔모스 트랜지스터와, 상기 전류 미러부로 부터 출력된 엔모스 바이어스 전압을 인가받고, 전류 패스를 오픈/클로즈하여 스위치 역할을 하는 서로 이웃하는 상기 피모스 트랜지스터 및 엔모스 트랜지스터를 포함한 유니트 지연부;를 구성됨을 특징으로 한다.

도 1은 종래 CMOS로 구성된 지연회로의 예시도

도 2는 종래 일정한 지연시간을 갖는 CMOS 지연회로도

도 3은 도 2의 제1보상회로도

도 4는 도 2의 제2보상회로도

도 5는 통상적인 CMOS 인버터의 지연시간을 나타낸 회로도

도 6은 본 발명에 따른 고정된 지연시간을 발생하는 지연회로의 개념도

도 7은 본 발명에 따른 고정된 지연회로에 사용되는 전류원의 회로구성도

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 5는 통상적인 CMOS 인버터의 지연시간을 나타낸 회로도이다. 상기 도 5에 도시된 바와 같은 CMOS 인버터의 지연시간은 하기의 수학식 1에 의한 수치를 갖는다.

따라서, VDD를 일정하게 하고 인버터로 흐르는 전류 Iav를 공정, 전원전압, 온도에 무관하게 하여주면 지연시간은 일정하게 된다. 이렇게 전류를 이용하여 고정된 지연시간을 발생하는 지연회로의 개념을 도 6을 통해 설명한다.

상기 도 6은 고정된 지연시간을 발생하는 지연회로의 개념도로서, 전류원(10), 전류 미러부(30) 및 유니트 지연부(20)를 구비한다. 도 6의 지연회로에서 전류원(10)은 공정조건이나 온도 및 전압변화에 무관한 전류를 생성하고, 전류미러부(30)는 게이트와 드레인이 연결된 피모스 트랜지스터 M5의 게이트와 연결되어 피모스 바이어스 전압을 출력하는 피모스 트랜지스터 M6과, 상기 M6의 드레인과 연결되고 이 드레인과 게이트가 연결되어 엔모스 바이어스전압을 출력하는 엔모스 트랜지스터 M7로 구비되고, 유니트 지연부(20)에 전류미러부(30)의 M6과 M7에서 각각 출력된 피모스 바이어스전압과 엔모스 바이어스전압이 입력되어 가변지연을 구현하도록 구비된다. 상기 유니트 지연부(20)는 전원전압과 접지전원 사이에 두 개의 PMOS 트랜지스터 M1 및 M2와 두 개의 NMOS 트랜지스터 M3 및 M4가 연결되고, M2와 M3 각각의 게이트단에 본 회로의 입력단(IN)이 연결되고, M2의 드레인단과 M3의 소스단에 본 회로의 출력단(OUT)이 연결된다. 그리고, 이 출력단(OUT)에는 다음 회로단의 로딩(Loading)을 위한 부하 커패시터(CL)가 연결되어 있다. 상기 서로 이웃하지 않은 M1과 M4의 사이즈는 서로 이웃하는 M2와 M3의 크기보다 작게 하여 유니트 지연부에 차징/디스차징(charging/discharging)하는 전류의 양을 상기 M1, M4에 의해 결정되도록 하고, 상기 M2와 M3은 단지 전류 패스를 오픈/클로즈하는 스위치 역할을 한다.따라서, 전류원(10)을 통해 공정조건, 온도 및 전압변화에 무관한 전류가 생성되고, 상기 전류원과 연결되어 일정한 전류가 흐르는 상기 전류 미러부(30)를 통해 출력된 바이어스전압이 상기 유니트 지연부(20)에 입력되면 지연을 구현할 수 있게 된다. 이 때, 상기 공정조건, 온도 및 전압변화에 무관한 전류원(current source)(10)의 동작이 지연회로에서는 매우 중요하다. 이러한 전류원(10)을 구현한 회로가 도 7에 도시되어 있다.

도 7은 본 발명에 따른 고정된 지연시간을 가지면서 지연회로에 사용되는 전류 생성회로(이하, '전류원' 회로라 칭함.)도로서, 공정조건이나 전원전압, 온도변화에 무관한 전류의 생성회로를 나타낸다. 상기 도 7의 전류원 회로구성은 다음과 같다. 전원전압 VDD가 각각 PMOS 트랜지스터 M11, M21, M31, M41의 소오스에 연결되고, 상기 M11, M21, M31, M41의 각 트랜지스터들의 게이트들은 서로 연결된다. 상기 M11의 드레인단에는 상기 M11의 드레인에 걸리는 제1 전압(V_A)과, 상기 제1 전압(VA)과 접지단 사이에는 다이오드 D1이 구비되고, 상기 M21의 드레인단에는 상기 M21의 드레인에 걸리는 제2 전압(V_B)과, 상기 제2 전압(V_B)과 저항 R21이 연결되고, 상기 저항 R21에는 제3 전압(V_C)이 걸리고, 상기 제3 전압(V_C)과 접지단 사이에는 병렬로 연결된 복수의 다이오드들 D2~Dn이 연결된다. 그리고, 상기 M31의 드레인의 출력전류 I2가 상기 도 6의 지연회로에 전류를 공급한다. 또한, 상기 M41의 드레인은 상기 M31의 드레인에 연결되며, 상기 M41의 소오스에 연결되는 전원전압 VDD 사이에는 퓨즈(fuse)가 형성된다. 상기 퓨즈는 완성 후에 퓨즈 커팅에 의한 전류 조절이 가능하도록 하는 역할을 수행하기 위함으로 공급하는 전류의 양을 트리밍(trimming)하기 위한 것이다. 상기 M11, M21의 사이즈를 서로 다르게 하여 전류조절이 용이하도록 한다. 상기 M11, M21, M31, M41의 게이트들은 비교기(11)의 출력에 연결되고, 상기 M11의 드레인에 걸리는 제1 전압(VA)과 상기 M21의 드레인에 걸리는 제2 전압(VB)은 상기 비교기(11)의 입력으로 연결된다. 제1 전압 및 제2 전압이 비교기(11)에 입력 비교됨은 M11, M21의 드레인 전압인 제1 전압과 제2 전압이 같아지도록 M11,M21의 서로 다른 사이즈를 조절하여 주기 위함이고, 이를 비교기의 비교에 의해 제1 및 제2 전압이 같아져 이 전압을 통해 전류원에서 일정한 전류 I2가 생성되도록 한다.

이러한 전류원 회로에서 출력전류 I2는 하기의 수학식 2에 의해 구해진다.

각 M11, M21,M31(M41은 트리밍용이기 때문에 수학식 2와는 무관함)은 전류원으로 사용되는 트랜지스터들이므로 이들의 동작영역이 포화영역이므로, 이들의 전류는 전적으로 M11, M21, M31의 게이트 전압과 소스전압에 의해 결정된다. 따라서, M11,M21,M31의 사이즈는 같고 게이트 전압과 소스전압 또한 같으므로,M31의 전류인 I2와 M21의 전류 IB는 동일하다. 여기서 수학식 2가 시작된다.여기서, I_A/I_B는 상기 M11과 M21의 비에 의해 결정되며, W_M11, W_M21은 상기 M11, M21의 사이즈 크기를 의미한다. 상기 V_T는 kT/q로서 온도에 따라 증가하는 성분이고, R₂₁은 온도에 따라 증가하는 성분이다. 따라서, 상기 I2가 온도에 따라 무관한 성분이 되도록 하려면 ln(N·W_M11/W_M21)를 조절하여 만들 수 있다. 물론, 상기 다이오드의 개수를 변경하여 전류를 조절할 수도 있다.

이와 같이 본 발명은 일정한 전류를 생성시키는 전류원을 사용하여 CMOS 인버터에 흐르는 전류를 일정하게 하여 지연시간을 고정시키기 위한 지연회로이다. 본 발명에 따른 지연회로는 클럭신호와 데이터 신호가 90。 위상차를 갖지 않고 동일한 위상으로 메모리로 입력될 때 클럭신호를 지연시켜 데이터를 샘플링 하는데 사용할 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 공정이나 온도 및 전압에 무관하게 일정한 지연시간을 획득할 수 있는 지연회로를 구현함으로써 내부 회로들이 정상적인 동작을 수행할 수 있고, 최상의 성능을 발휘할 수 있는 이점이 있다.

Claims (9)

1. 삭제
2. 전원전압이 각각 제1 내지 제4피모스 트랜지스터의 소오스에 연결되며, 상기 제1 내지 제4피모스 트랜지스터들의 게이트들이 비교기의 출력에 공통적으로 연결되며, 상기 제1 피모스 트랜지스터의 드레인에 걸리는 제1 전압과 제2 피모스 트랜지스터의 드레인에 걸리는 제2 전압이 상기 비교기의 입력에 연결되며, 상기 제1 피모스 트랜지스터의 드레인단은 상기 제1 전압과, 상기 제1 전압과 접지단 사이에 구비된 다이오드가 연결되며, 상기 제2 피모스 트랜지스터의 드레인단은 상기 제2 전압과 저항이 연결되며, 상기 저항에는 제3 전압이 걸리고, 상기 제3 전압과 접지단 사이에는 병렬로 연결된 N개의 다이오드들이 연결되며, 상기 제4피모스 트랜지스터의 드레인단이 상기 제3피모스 트랜지스터의 드레인에 연결되어 일정한 전류를 생성하는 전류원;

   상기 전류원으로부터 출력되는 상기 전류를 입력받아 두 개의 바이어스 전압을 생성하는 전류 미러부; 및

   상기 전류 미러부의 상기 바이어스 전압을 입력받아 입력단의 신호를 일정시간 지연하는 유니트 지연부;를 구비한 것을 특징으로 하는 지연회로.
3. 제 2항에 있어서, 전류미러부는

   게이트와 드레인이 연결된 제5 피모스 트랜지스터의 게이트와 연결되어 피모스 바이어스 전압을 출력하는 제6 피모스 트랜지스터와, 상기 제6 피모스 트랜지스터의 드레인과 연결되고 상기 드레인과 게이트가 연결되어 제7 엔모스 바이어스 전압을 출력하는 엔모스 트랜지스터가 구비됨을 특징으로 하는 지연회로.
4. 제 2항에 있어서,

   상기 출력전류는 하기의 수학식 3에 의해 정해짐을 특징으로 하는 지연회로.

   여기서, 상기 V_T=kT/q, N은 다이오드 개수, W_M11은 제1피모스 트랜지스터의 사이즈, W_M21은 제2피모스 트랜지스터의 사이즈, R₂₁은 저항을 나타냄.
5. 제 2항 또는 제3 항에 있어서, 상기 유니트 지연부는

   2개의 피모스 트랜지스터와 2개의 엔모스 트랜지스터로 이루어진 씨모스 트랜지스터 인버터로 구현되며, 상기 전류미러부로부터 출력된 상기 바이어스전압을 인가받고, 전류를 차징 또는 디스차징하는 서로 이웃하지 않은 상기 피모스 트랜지스터 및 엔모스 트랜지스터와, 상기 전류 미러부로부터 출력된 엔모스 바이어스전압을 인가받고, 전류패스를 오픈/클로즈하여 스위치 역할을 하는 서로 이웃하는 상기 피모스 트랜지스터 및 엔모스 트랜지스터를 구비함을 특징으로 하는 지연회로.
6. 제2 항에 있어서, 상기 전류원은

   상기 제1피모스 트랜지스터와 제2피모스 트랜지스터의 사이즈의 조절과 더불어 상기 다이오드의 개수를 변경하여 전류를 조절함을 특징으로 하는 지연회로.
7. 전원전압이 각각 제1 내지 제4피모스 트랜지스터의 소오스에 연결되며, 상기 제1 내지 제4피모스 트랜지스터들의 게이트들이 비교기의 출력에 공통적으로 연결되며, 상기 제1 피모스 트랜지스터의 드레인에 걸리는 제1 전압과 제2 피모스 트랜지스터의 드레인에 걸리는 제2 전압이 상기 비교기의 입력에 연결되며, 상기 제1 피모스 트랜지스터의 드레인단은 상기 제1 전압과, 상기 제1 전압과 접지단 사이에 구비된 다이오드가 연결되며, 상기 제2 피모스 트랜지스터의 드레인단은 상기 제2 전압과 저항이 연결되며, 상기 저항에는 제3 전압이 걸리고, 상기 제3 전압과 접지단 사이에는 병렬로 연결된 N개의 다이오드들이 연결되며, 상기 제4피모스 트랜지스터의 소오스에 연결되는 전원전압 사이에는 퓨즈가 형성되며, 상기 제4피모스 트랜지스터의 드레인이 상기 제3피모스 트랜지스터의 드레인에 연결되어 상기 제3피모스 트랜지스터의 드레인이 출력전류가 되도록 구성되어 상기 제1피모스 트랜지스터와 제2피모스 트랜지스터의 사이즈를 조절함에 의해 일정한 전류를 생성시키는 전류원;

   게이트와 드레인이 연결된 제5 피모스 트랜지스터의 게이트와 연결되어 피모스 바이어스 전압을 출력하는 제6 피모스 트랜지스터와, 상기 제6 피모스 트랜지스터의 드레인과 연결되고 상기 드레인과 게이트가 연결되어 제7 엔모스 바이어스전압을 출력하는 엔모스 트랜지스터가 구비되는 전류 미러부;

   2개의 피모스 트랜지스터와 2개의 엔모스 트랜지스터로 이루어진 씨모스 인버터로 구현되며, 상기 전류 미러부로부터 출력된 피모스 바이어스 전압을 인가받고, 전류를 차징 또는 디스차징하는 서로 이웃하지 않은 상기 피모스 트랜지스터 및 엔모스 트랜지스터와, 상기 전류 미러부로부터 출력된 엔모스 바이어스전압을 인가받고, 전류패스를 오픈/클로즈하여 스위치역할을 하는 서로 이웃하는 상기 피모스 트랜지스터 및 엔모스 트랜지스터를 구비한 유니트 지연부를 구비함을 특징으로 하는 지연회로.
8. 제 7항에 있어서, 상기 전류원은,

   상기 퓨즈 커팅에 의한 전류를 조절하여 전류의 양을 트리밍 함을 특징으로 하는 지연회로.
9. 제 8항에 있어서,

   상기 전류원의 출력전류는 하기의 수학식 4에 의해 정해짐을 특징으로 하는 지연회로.

   여기서, 상기 V_T=kT/q, N은 다이오드 개수, W_M11은 제1피모스 트랜지스터의 사이즈, W_M21은 제2피모스 트랜지스터의 사이즈, R₂₁은 저항을 나타냄.