JPS62214716A - Ｃｍｏｓ可変遅延線 - Google Patents
Ｃｍｏｓ可変遅延線Info
- Publication number
- JPS62214716A JPS62214716A JP61057210A JP5721086A JPS62214716A JP S62214716 A JPS62214716 A JP S62214716A JP 61057210 A JP61057210 A JP 61057210A JP 5721086 A JP5721086 A JP 5721086A JP S62214716 A JPS62214716 A JP S62214716A
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- JP
- Japan
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- channel mos
- mos transistor
- voltage
- input
- transistor
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- 230000003247 decreasing effect Effects 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は映像記録媒体に記録された被変調映像信号の再
生時、時間軸補正装置の中で信号を可変遅延することが
できる遅延線に関するものである。
生時、時間軸補正装置の中で信号を可変遅延することが
できる遅延線に関するものである。
従来の技術
近年、各種映像記録媒体の再生装置において、例えばビ
デオディスクの場合、モータの回転ムラ、ディスクの偏
芯等に起因する再生信号の時間軸変動を吸収するために
、可変遅延線により純電子的に時間軸補正を行う装置が
さかんに開発されている。時間軸補正装置の中で、可変
遅延線はキーデバイスとしてその位置づけは重要である
。
デオディスクの場合、モータの回転ムラ、ディスクの偏
芯等に起因する再生信号の時間軸変動を吸収するために
、可変遅延線により純電子的に時間軸補正を行う装置が
さかんに開発されている。時間軸補正装置の中で、可変
遅延線はキーデバイスとしてその位置づけは重要である
。
以下図面を参照しながら、上述した従来の可変遅延線の
一例について説明する。
一例について説明する。
第４図は従来の可変遅延線の南部構成を示すものである
。第４図において、４１はＣＭＯ５（コンプリメンタリ
−メタルオキサイドセミコンダクタ）可変遅延線、４２
〜４７はＣＭＯＳインバータ、４８は入力端子、４９は
出力端子、５０は電源端子、５１はグランド端子である
。
。第４図において、４１はＣＭＯ５（コンプリメンタリ
−メタルオキサイドセミコンダクタ）可変遅延線、４２
〜４７はＣＭＯＳインバータ、４８は入力端子、４９は
出力端子、５０は電源端子、５１はグランド端子である
。
以上の様に構成されたＣＭＯ５可変遅延線について以下
その動作を説明する。
その動作を説明する。
ＣＭＯＳインバータ４２〜４７はすべて同じ構成である
ので、説明の便宜上ＣＭＯＳインバータ４２に着目して
説明する。ＣＭＯＳインパ゛−夕４２はＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯ３（メタルオキサイド
セミコンダクタ）トランジスタが電源間に直列に接続さ
れているが、入力レベルがローからハイまたはハイから
ローに変化すると、次段入力容量等のＭＯ３容量のため
に充放電に時間を要し、ある一定の遅延が発生する。こ
の遅延量は電源電圧により変化する。第５図に電源電圧
遅延特性の一例を示す。第５図はインバータ一段当りの
遅延特性を示すが、電源電圧の上昇と共に遅延量は減少
する。インバータ一段当りの可変遅延量は少ないが、第
４図に示すようにＣＭＯＳインバータを多段接続するこ
とにより、映像信号の時間軸補正に必要な数１０マイス
クロ秒程度の遅延量を得ることも可能である。
ので、説明の便宜上ＣＭＯＳインバータ４２に着目して
説明する。ＣＭＯＳインパ゛−夕４２はＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯ３（メタルオキサイド
セミコンダクタ）トランジスタが電源間に直列に接続さ
れているが、入力レベルがローからハイまたはハイから
ローに変化すると、次段入力容量等のＭＯ３容量のため
に充放電に時間を要し、ある一定の遅延が発生する。こ
の遅延量は電源電圧により変化する。第５図に電源電圧
遅延特性の一例を示す。第５図はインバータ一段当りの
遅延特性を示すが、電源電圧の上昇と共に遅延量は減少
する。インバータ一段当りの可変遅延量は少ないが、第
４図に示すようにＣＭＯＳインバータを多段接続するこ
とにより、映像信号の時間軸補正に必要な数１０マイス
クロ秒程度の遅延量を得ることも可能である。
ＣＭＯ３可変遅延線４１は、上記の動作を実現したもの
であり、入力端子４８にくわえられた信号は電源電圧５
０の電圧を変化させることにより、出力端子４９からは
遅延量が変化した出力信号が得られる。（例えば、特開
昭６０−１６０２１９号公報）発明が解決しようとする
問題点 しかしながら上記のような構成では、インバータ一段当
りの可変遅延量が少ないため、数１０マイクロ秒の可変
遅延量を得るためには非常に多数段のインバータを必要
とし、しかも電源電圧を可変させるため外部にパワート
ランジスタを必要とし、いずれも、コストアップ要因に
なるという問題点を有していた。
であり、入力端子４８にくわえられた信号は電源電圧５
０の電圧を変化させることにより、出力端子４９からは
遅延量が変化した出力信号が得られる。（例えば、特開
昭６０−１６０２１９号公報）発明が解決しようとする
問題点 しかしながら上記のような構成では、インバータ一段当
りの可変遅延量が少ないため、数１０マイクロ秒の可変
遅延量を得るためには非常に多数段のインバータを必要
とし、しかも電源電圧を可変させるため外部にパワート
ランジスタを必要とし、いずれも、コストアップ要因に
なるという問題点を有していた。
本発明は上記問題点に鑑み、電源電圧は一定で、インバ
ータ一段当りの可変遅延量が太き（、全体としての素子
数が少なくＬＳＩ化が容易で、低コスト化の可能なＣＭ
ＯＳ可変遅延線を提供するものである。
ータ一段当りの可変遅延量が太き（、全体としての素子
数が少なくＬＳＩ化が容易で、低コスト化の可能なＣＭ
ＯＳ可変遅延線を提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明のＣＭＯＳ可変遅延
線は、電源間に２個のＰチャネルＭＯＳトランジスタと
２個のＮチャネルＭＯＳトランジスタを直列に接続し、
中央のＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタの接続点を出力とし、上記２個のトラン
ジスタのそれぞれのゲートを接続して入力とし、電源側
のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
ランジスタのゲートをそれぞれ遅延量制御入力として構
成したＣＭＯＳインバータを多段接続し、遅延量制御入
力をそれぞれ共通接続した回路と、遅延量制御入力に接
続される制御電圧入力回路とを備えたものである。
線は、電源間に２個のＰチャネルＭＯＳトランジスタと
２個のＮチャネルＭＯＳトランジスタを直列に接続し、
中央のＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタの接続点を出力とし、上記２個のトラン
ジスタのそれぞれのゲートを接続して入力とし、電源側
のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
ランジスタのゲートをそれぞれ遅延量制御入力として構
成したＣＭＯＳインバータを多段接続し、遅延量制御入
力をそれぞれ共通接続した回路と、遅延量制御入力に接
続される制御電圧入力回路とを備えたものである。
作用
本発明は上記した構成によって、遅延量制御入力電圧を
変化させて電源側のＭＯＳトランジスタの電流を制御し
、遅延量を可変させるため、電源電圧は一定でよく、ま
たＭＯＳトランジスタのサイズを適当に選ぶことにより
、インバータ一段当りの可変遅延量を大きくできるため
、ある一定の可変遅延量を得るためのインバータの段数
が少なくなり、ＬＳＩ化は容易になる。
変化させて電源側のＭＯＳトランジスタの電流を制御し
、遅延量を可変させるため、電源電圧は一定でよく、ま
たＭＯＳトランジスタのサイズを適当に選ぶことにより
、インバータ一段当りの可変遅延量を大きくできるため
、ある一定の可変遅延量を得るためのインバータの段数
が少なくなり、ＬＳＩ化は容易になる。
実施例
以下本発明の一実施例のＣＭＯＳ可変遅延線について、
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は本発明の実施例におけるＣＭＯ３遅延線の内部
構成図を示すものである。第１図において、１）．１４
．１６．１７．２０．２１はＰチャネルＭＯＳトランジ
スタ、１２．１５．１Ｂ、 １９．２２．２３はＮチャ
ネルＭＯＳトランジスタ、１３は抵抗、２４は遅延制御
入力端子、２５は入力端子、２６は出力端子、２７はＶ
ＤＤ、２８はグランドである。
構成図を示すものである。第１図において、１）．１４
．１６．１７．２０．２１はＰチャネルＭＯＳトランジ
スタ、１２．１５．１Ｂ、 １９．２２．２３はＮチャ
ネルＭＯＳトランジスタ、１３は抵抗、２４は遅延制御
入力端子、２５は入力端子、２６は出力端子、２７はＶ
ＤＤ、２８はグランドである。
以上のように構成されたＣＭＯ３可変遅延線について以
下第１図、第２図を用いてその動作を説明する。
下第１図、第２図を用いてその動作を説明する。
第２図は、第１図のトランジスタ１６．１７．１８゜１
９から構成されるインバーター設置の回路を抜きだした
ものであり、２９．３０は遅延量制御入力、３１は出力
、３２は次段の入力容量等から等価的に付加されるＭＯ
３容量である。トランジスタ１６．１９は活性領域で用
いられ、遅延量制御入力２９．３０は固定されているも
のとする。入力２５のレベルがハイからローに変化する
と、トランジスタ１７がＯＮＬ、トランジスタ１８はＯ
ＦＦになる。そしてＶＤＤ２７からトランジスタ１６．
１７を通じて電流が流れ、ＭＯ８容量３２を充電する。
９から構成されるインバーター設置の回路を抜きだした
ものであり、２９．３０は遅延量制御入力、３１は出力
、３２は次段の入力容量等から等価的に付加されるＭＯ
３容量である。トランジスタ１６．１９は活性領域で用
いられ、遅延量制御入力２９．３０は固定されているも
のとする。入力２５のレベルがハイからローに変化する
と、トランジスタ１７がＯＮＬ、トランジスタ１８はＯ
ＦＦになる。そしてＶＤＤ２７からトランジスタ１６．
１７を通じて電流が流れ、ＭＯ８容量３２を充電する。
出力３１のレベルはトランジスタ１６．１７のＯＮ抵抗
とＭＯ３容量３２で決められる時定数で立ち上がりやが
て飽和する。この時に遅延が発生する。次に入力２５が
ローからハイに変ると、トランジスタ１７が０ＦＦＬ、
トランジスタ１８がＯＮする。そしてＭＯ３容量３２に
蓄えられていた電荷は、トランジスタ１８．１９を通じ
て放電される。出力３１のレベルはトランジスタ１８．
１９のＯＮ抵抗とＭＯ３容量３２で定められる時定数で
立ち下がる。この時にも遅延が発生する。したがって入
力２５に加えられたパルスは反転されて出力３１にあら
れれるが、この時トランジスタ１６．１７のＯＮ抵抗と
、トランジスタ１８．１９のＯＮ抵抗を等しくしておく
と入力パルスの立ち上がり、立ち下がりに対する遅延量
は等しくなる。
とＭＯ３容量３２で決められる時定数で立ち上がりやが
て飽和する。この時に遅延が発生する。次に入力２５が
ローからハイに変ると、トランジスタ１７が０ＦＦＬ、
トランジスタ１８がＯＮする。そしてＭＯ３容量３２に
蓄えられていた電荷は、トランジスタ１８．１９を通じ
て放電される。出力３１のレベルはトランジスタ１８．
１９のＯＮ抵抗とＭＯ３容量３２で定められる時定数で
立ち下がる。この時にも遅延が発生する。したがって入
力２５に加えられたパルスは反転されて出力３１にあら
れれるが、この時トランジスタ１６．１７のＯＮ抵抗と
、トランジスタ１８．１９のＯＮ抵抗を等しくしておく
と入力パルスの立ち上がり、立ち下がりに対する遅延量
は等しくなる。
次に遅延量制御人力２９の電圧を少し上げ、遅延量制御
入力３０の電圧を少し上げると、動作としては上記と全
く同じであるが、トランジスタ１６．１９の電流が増加
し、ＯＮ抵抗が減少するため、入力２５に対する出力３
工の遅延量は上記の場合よりも少なくなる。
入力３０の電圧を少し上げると、動作としては上記と全
く同じであるが、トランジスタ１６．１９の電流が増加
し、ＯＮ抵抗が減少するため、入力２５に対する出力３
工の遅延量は上記の場合よりも少なくなる。
また遅延量制御人力２９の電圧を少し上げ、遅延量制御
入力３０の電圧を少し下げると、逆の現象により遅延量
は多くなる。
入力３０の電圧を少し下げると、逆の現象により遅延量
は多くなる。
すなわち遅延量制御人力２９．３０の電圧を変化させる
ことによりインバータの遅延量が変化する。
ことによりインバータの遅延量が変化する。
トランジスタのＯＮ抵抗は、ゲート幅対ゲート長の比に
より決定されるため、この比を小さくしてインバータ一
段当りの可変遅延量を大きくすることも可能である。ま
たインバータ一段当りの遅延量が小さくても、インバー
タを第１図に示すように多段接続することにより、大き
な可変遅延量が得られる。
より決定されるため、この比を小さくしてインバータ一
段当りの可変遅延量を大きくすることも可能である。ま
たインバータ一段当りの遅延量が小さくても、インバー
タを第１図に示すように多段接続することにより、大き
な可変遅延量が得られる。
トランジスタＩＬ １２．１４．１５、抵抗１３は制御
電圧入力回路であり、トランジスタ１）．１２、抵抗１
３は、遅延量制御入力端子２Ａに加えられる電圧とトラ
ンジスタ１）．１２を流れるドレイン電流の特性を線形
にする動作をする。通常ＭＯＳトランジスタのゲート電
圧対ドレイン電流の特性は非線形であるが、抵抗１３の
値をトランジスタ１）．１２のＯＮ抵抗よりも充分大き
くしておくことにより、見かけ上の特性は線形になる。
電圧入力回路であり、トランジスタ１）．１２、抵抗１
３は、遅延量制御入力端子２Ａに加えられる電圧とトラ
ンジスタ１）．１２を流れるドレイン電流の特性を線形
にする動作をする。通常ＭＯＳトランジスタのゲート電
圧対ドレイン電流の特性は非線形であるが、抵抗１３の
値をトランジスタ１）．１２のＯＮ抵抗よりも充分大き
くしておくことにより、見かけ上の特性は線形になる。
トランジスタ１）とトランジスタ１４はゲートソース間
電圧が等しいためゲートサイズが同じならば、ドレイン
電流も等しくなる。トランジスタ１４．１５はドレイン
電流が等しく、トランジスタ１４と１６及びトランジス
タ１５と１９はそれぞれゲート、ソース間電圧が等しい
ため、結局トランジスタ１６と１９を流れる電流が等し
くなり、インバータによる立ち上がり、立ち下がりの遅
延量が同じになる。第３図に制御入力電圧対遅延量及び
ドレイン電流の特性の一例を示す。
電圧が等しいためゲートサイズが同じならば、ドレイン
電流も等しくなる。トランジスタ１４．１５はドレイン
電流が等しく、トランジスタ１４と１６及びトランジス
タ１５と１９はそれぞれゲート、ソース間電圧が等しい
ため、結局トランジスタ１６と１９を流れる電流が等し
くなり、インバータによる立ち上がり、立ち下がりの遅
延量が同じになる。第３図に制御入力電圧対遅延量及び
ドレイン電流の特性の一例を示す。
以上のように本実施例によれば、制御入力端子の電圧を
変化させて遅延線による遅延時間を変化させることがで
き、インバータ一段当りの可変遅延量はＭＯＳｌ−ラン
ジスタのゲートサイズにより決めるため、一段当りの遅
延量を大きくしてインバータの段数を少なくし、ＬＳＩ
化を容易にすることができる。また入力信号の立ち上が
り、立ち下がりに対する遅延量を等しくできるため出力
信号の２次歪みを少なくできる。また制御入力電圧対ド
レイン電流の特性を線形にできるため外部からの制御が
容易になる。
変化させて遅延線による遅延時間を変化させることがで
き、インバータ一段当りの可変遅延量はＭＯＳｌ−ラン
ジスタのゲートサイズにより決めるため、一段当りの遅
延量を大きくしてインバータの段数を少なくし、ＬＳＩ
化を容易にすることができる。また入力信号の立ち上が
り、立ち下がりに対する遅延量を等しくできるため出力
信号の２次歪みを少なくできる。また制御入力電圧対ド
レイン電流の特性を線形にできるため外部からの制御が
容易になる。
発明の効果
以上のように本発明は電源間に２個のＰチャネルＭＯＳ
トランジスタと２個のＮチャネルＭＯＳトランジスタし
を直列に接続し、中央のＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタがインバータを構成し
、電源側の２個のＭＯＳトランジスタのゲートを遅延量
制御入力となるよう構成していることにより、制御入力
の電圧を変えて、人力信号に対する出力信号の遅延量を
可変できる遅延線が構成でき、また電源側のＭＯＳトラ
ンジスタのゲートサイズを変えてインバータ一段当りの
可変遅延量を大きくし、インパークの段数を少なくする
ことによりＬＳＩ化が容易になるという効果が得られる
。
トランジスタと２個のＮチャネルＭＯＳトランジスタし
を直列に接続し、中央のＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタがインバータを構成し
、電源側の２個のＭＯＳトランジスタのゲートを遅延量
制御入力となるよう構成していることにより、制御入力
の電圧を変えて、人力信号に対する出力信号の遅延量を
可変できる遅延線が構成でき、また電源側のＭＯＳトラ
ンジスタのゲートサイズを変えてインバータ一段当りの
可変遅延量を大きくし、インパークの段数を少なくする
ことによりＬＳＩ化が容易になるという効果が得られる
。
第１図は本発明の一実施例におけるＣＭＯＳ可変遅延線
の内部構成図、第２図は第１図の説明図、第３図は第１
図のＣＭＯＳ可変遅延線の一特性例を示すグラフ、第４
図は従来のＣＭ ＯＳ可変遅延線の内部構成図、第５図
は第４図のＣＭＯＳ可変遅延線の一特性例を示すグラフ
である。 １６、１７・・・・・・ＰチャネルＭＯＳトランジスタ
、１８゜１９・・・・・・ＮチャネルＭＯＳトランジス
タ、２９．３０・・・・・・遅延量制御入力、３２・・
・・・・ＭＯ３容量。 代理人の氏名 弁理士 中尾敏男 はが１名３２−−−
Ｍ０Ｓ容量 第２図 第３図
の内部構成図、第２図は第１図の説明図、第３図は第１
図のＣＭＯＳ可変遅延線の一特性例を示すグラフ、第４
図は従来のＣＭ ＯＳ可変遅延線の内部構成図、第５図
は第４図のＣＭＯＳ可変遅延線の一特性例を示すグラフ
である。 １６、１７・・・・・・ＰチャネルＭＯＳトランジスタ
、１８゜１９・・・・・・ＮチャネルＭＯＳトランジス
タ、２９．３０・・・・・・遅延量制御入力、３２・・
・・・・ＭＯ３容量。 代理人の氏名 弁理士 中尾敏男 はが１名３２−−−
Ｍ０Ｓ容量 第２図 第３図
Claims (3)
- （１）電源間に２個のＰチャネルＭＯＳトランジスタと
２個のＮチャネルＭＯＳトランジスタを直列に接続し、
中央のＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタの接続点を出力とし、上記２個のトラン
ジスタのそれぞれのゲートを接続して入力とし、電源側
のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
ランジスタのゲートをそれぞれ遅延量制御入力として構
成したＣＭＯＳインバータを多段接続し、遅延量制御入
力をそれぞれ共通接続した回路と、遅延量制御入力に接
続される制御電圧入力回路とから構成されることを特徴
とするＣＭＯＳ可変遅延線。 - （２）制御電圧入力回路は電源間に１個のＰチャネルＭ
ＯＳトランジスタと１個のＮチャネルＭＯＳトランジス
タを直列に接続し、ＮチャネルＭＯＳトランジスタのゲ
ートを２個のＭＯＳトランジスタの接続点に接続し、Ｐ
チャネルＭＯＳトランジスタのゲートをＣＭＯＳインバ
ータのＰチャネル側の遅延量制御入力に接続し、Ｎチャ
ネルＭＯＳトランジスタのゲートをＣＭＯＳインバータ
のＮチャネル側の遅延量制御入力に接続した構成とする
ことを特徴とする特許請求の範囲第（１）項記載のＣＭ
ＯＳ可変遅延線。 - （３）制御電圧入力回路は電源間に１個のＰチャネルＭ
ＯＳトランジスタと１個のＮチャネルＭＯＳトランジス
タと抵抗を直列に接続し、ＰチャネルＭＯＳトランジス
タのゲートを２個のトランジスタの接続点に接続し、Ｎ
チャネルＭＯＳトランジスタのゲートを遅延量制御入力
とし、ＰチャネルＭＯＳトランジスタのゲートを特許請
求の範囲第（２）項記載のＰチャネルＭＯＳトランジス
タのゲートに接続した構成とすることを特徴とする特許
請求の範囲第（１）項記載のＣＭＯＳ可変遅延線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057210A JPS62214716A (ja) | 1986-03-14 | 1986-03-14 | Ｃｍｏｓ可変遅延線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057210A JPS62214716A (ja) | 1986-03-14 | 1986-03-14 | Ｃｍｏｓ可変遅延線 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62214716A true JPS62214716A (ja) | 1987-09-21 |
Family
ID=13049152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61057210A Pending JPS62214716A (ja) | 1986-03-14 | 1986-03-14 | Ｃｍｏｓ可変遅延線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214716A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324712A (ja) * | 1986-07-17 | 1988-02-02 | Toshiba Corp | Ｍｏｓ型半導体回路 |
| WO1991017602A1 (en) * | 1990-05-02 | 1991-11-14 | Kabushiki Kaisha Toshiba | Delay circuit |
| KR100422442B1 (ko) * | 2000-12-08 | 2004-03-11 | 삼성전자주식회사 | 전류원을 사용한 지연회로 |
| JP2014068310A (ja) * | 2012-09-27 | 2014-04-17 | Fujitsu Semiconductor Ltd | ショットキー型トランジスタの駆動回路 |
-
1986
- 1986-03-14 JP JP61057210A patent/JPS62214716A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324712A (ja) * | 1986-07-17 | 1988-02-02 | Toshiba Corp | Ｍｏｓ型半導体回路 |
| WO1991017602A1 (en) * | 1990-05-02 | 1991-11-14 | Kabushiki Kaisha Toshiba | Delay circuit |
| KR100422442B1 (ko) * | 2000-12-08 | 2004-03-11 | 삼성전자주식회사 | 전류원을 사용한 지연회로 |
| JP2014068310A (ja) * | 2012-09-27 | 2014-04-17 | Fujitsu Semiconductor Ltd | ショットキー型トランジスタの駆動回路 |
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