JPS6364157B2 - - Google Patents
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- JPS6364157B2 JPS6364157B2 JP55170420A JP17042080A JPS6364157B2 JP S6364157 B2 JPS6364157 B2 JP S6364157B2 JP 55170420 A JP55170420 A JP 55170420A JP 17042080 A JP17042080 A JP 17042080A JP S6364157 B2 JPS6364157 B2 JP S6364157B2
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- JP
- Japan
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- channel mos
- mos transistor
- drive circuit
- channel
- transistor
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- 230000000295 complement effect Effects 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 10
- 230000007704 transition Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/539—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters with automatic control of output wave form or frequency
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明は相補形MOSインバータ回路を駆動す
るインバータ駆動回路に関する。
るインバータ駆動回路に関する。
一般に、相補形MOSインバータ回路は、その
動作原理上、入力信号の立上り及び立下り時に電
源と接地点間を貫通電流が流れる。入力信号の立
上り及び立下がり時間が長い程この貫通電流の流
れる時間が長くなり、回路の消費電力の増大を招
くことになる。
動作原理上、入力信号の立上り及び立下り時に電
源と接地点間を貫通電流が流れる。入力信号の立
上り及び立下がり時間が長い程この貫通電流の流
れる時間が長くなり、回路の消費電力の増大を招
くことになる。
第１図ａは従来の相補形MOSインバータ回路
の一例の回路図、第１図ｂは第１図ａのＡ点に現
われる電圧の波形図である。
の一例の回路図、第１図ｂは第１図ａのＡ点に現
われる電圧の波形図である。
ＰチヤンネルMOSトランジスタ１とＮチヤン
ネルMOSトランジスタ２とで構成される相補形
MOSインバータ回路は、Ａ点の電圧の立上り、
立下り時（第１図ｂのＢ点及びＣ点）にトランジ
スタ１，２が同時にオン状態になるときがあり、
このときトランジスタ１，２を通して電源VDDと
接地点間に電流が流れる。この電流を貫通電流と
名付ける。Ａ点における電圧波形の立上り、立下
り時間が長ければ長い程トランジスタ１，２が同
時にオンとなる状態が長くなるので貫通電流が流
れる時間が長くなる。
ネルMOSトランジスタ２とで構成される相補形
MOSインバータ回路は、Ａ点の電圧の立上り、
立下り時（第１図ｂのＢ点及びＣ点）にトランジ
スタ１，２が同時にオン状態になるときがあり、
このときトランジスタ１，２を通して電源VDDと
接地点間に電流が流れる。この電流を貫通電流と
名付ける。Ａ点における電圧波形の立上り、立下
り時間が長ければ長い程トランジスタ１，２が同
時にオンとなる状態が長くなるので貫通電流が流
れる時間が長くなる。
逆に、Ａ点の立上り、立下り時間が短かければ
短い程貫通電流が流れる時間が減少するので、従
来は第１図ａに示すように相補形MOSインバー
タ１段ないし数段でＡ点の立上り、立下り時間を
短かくする工夫がなされていた。しかし、出力バ
ツフア等のような場合にはトランジスタ１，２の
寸法が大きくなるため、それらのゲート容量も大
きくなり、波形整形のためのインバータの駆動能
力をある程度大きくせざるを得ず、上記の方法で
か貫通電流が増加するなどの欠点があつた。
短い程貫通電流が流れる時間が減少するので、従
来は第１図ａに示すように相補形MOSインバー
タ１段ないし数段でＡ点の立上り、立下り時間を
短かくする工夫がなされていた。しかし、出力バ
ツフア等のような場合にはトランジスタ１，２の
寸法が大きくなるため、それらのゲート容量も大
きくなり、波形整形のためのインバータの駆動能
力をある程度大きくせざるを得ず、上記の方法で
か貫通電流が増加するなどの欠点があつた。
本発明は上記欠点を除き、駆動回路を構成する
トランジスタの相互コンダクタンスの選択組合せ
を考慮することにより被駆動相補形MOSインバ
ータ回路の貫通電流を減少させるインバータ駆動
回路を提供するものである。
トランジスタの相互コンダクタンスの選択組合せ
を考慮することにより被駆動相補形MOSインバ
ータ回路の貫通電流を減少させるインバータ駆動
回路を提供するものである。
本発明のインバータ駆動回路はＰチヤンネル
MOSトランジスタとＮチヤンネルMOSトランジ
スタとで相補形MOSインバータ回路が構成され、
前記２つのMOSトランジスタのゲートが同一の
入力端子に接続され、その出力が被駆動相補形
MOSインバータ回路のＰチヤンネルMOSトラン
ジスタのゲートに接続される第１の駆動回路と、
ＰチヤンネルMOSトランジスタとＮチヤンネル
MOSトランジスタとで相補形MOSインバータ回
路が構成され、前記２つのMOSトランジスタの
ゲートが前記入力端子に接続され、その出力が被
駆動MOSインバータ回路のＮチヤンネルMOSト
ランジスタのゲートに接続される第２の駆動回路
とを含み、前記第１の駆動回路のＰチヤンネル
MOSトランジスタの相互コンダクタンスを前記
第２の駆動回路のＰチヤンネルMOSトランジス
タの相互コンダクタンスより大とし、前記第１の
駆動回路のＮチヤンネルMOSトランジスタの相
互コンダクタンスを前記第２の駆動回路のＮチヤ
ンネルMOSトランジスタの相互コンダクタンス
より小として構成される。
MOSトランジスタとＮチヤンネルMOSトランジ
スタとで相補形MOSインバータ回路が構成され、
前記２つのMOSトランジスタのゲートが同一の
入力端子に接続され、その出力が被駆動相補形
MOSインバータ回路のＰチヤンネルMOSトラン
ジスタのゲートに接続される第１の駆動回路と、
ＰチヤンネルMOSトランジスタとＮチヤンネル
MOSトランジスタとで相補形MOSインバータ回
路が構成され、前記２つのMOSトランジスタの
ゲートが前記入力端子に接続され、その出力が被
駆動MOSインバータ回路のＮチヤンネルMOSト
ランジスタのゲートに接続される第２の駆動回路
とを含み、前記第１の駆動回路のＰチヤンネル
MOSトランジスタの相互コンダクタンスを前記
第２の駆動回路のＰチヤンネルMOSトランジス
タの相互コンダクタンスより大とし、前記第１の
駆動回路のＮチヤンネルMOSトランジスタの相
互コンダクタンスを前記第２の駆動回路のＮチヤ
ンネルMOSトランジスタの相互コンダクタンス
より小として構成される。
本発明を実施例により説明する。
第２図は本発明の一実施例の回路図である。
駆動回路１０は、ＰチヤンネルMOSトランジ
スタ１１とＮチヤンネルMOSトランジスタ１３
とで構成される第１の駆動回路と、Ｐチヤンネル
MOSトランジスタ１２とＮチヤンネルMOSトラ
ンジスタ１４とで構成される第２の駆動回路から
成る。第１及び第２の駆動回路はそれぞれ相補形
MOSインバータ回路を構成するように結線され
ている。２つの駆動回路の入力は同一の入力端子
Vinに接続される。
スタ１１とＮチヤンネルMOSトランジスタ１３
とで構成される第１の駆動回路と、Ｐチヤンネル
MOSトランジスタ１２とＮチヤンネルMOSトラ
ンジスタ１４とで構成される第２の駆動回路から
成る。第１及び第２の駆動回路はそれぞれ相補形
MOSインバータ回路を構成するように結線され
ている。２つの駆動回路の入力は同一の入力端子
Vinに接続される。
被駆動インバータ２０はＰチヤンネルMOSト
ランジスタ２１とＮチヤンネルMOSトランジス
タ２２とから成る相補形MOSインバータである。
ランジスタ２１とＮチヤンネルMOSトランジス
タ２２とから成る相補形MOSインバータである。
第１の駆動回路の出力１５及び第２の駆動回路
の出力１６はそれぞれ被駆動インバータのＰチヤ
ンネル及びＮチヤンネルMOSトランジスタ２１，
２２のゲート２１Ｇ，２２Ｇに接続されている。
の出力１６はそれぞれ被駆動インバータのＰチヤ
ンネル及びＮチヤンネルMOSトランジスタ２１，
２２のゲート２１Ｇ，２２Ｇに接続されている。
ここで、第１の駆動回路のＰチヤンネルMOS
トランジスタ１１の相互コンダクタンス（以下
gmと記す）は第２の駆動回路のＰチヤンネル
MOSトランジスタ１２のgmより大で、第１の駆
動回路のＮチヤンネルMOSトランジスタ１３の
gmは第２の駆動回路のＮチヤンネルMOSトラン
ジスタ１４のgmより小であるように選定する。
トランジスタ１１の相互コンダクタンス（以下
gmと記す）は第２の駆動回路のＰチヤンネル
MOSトランジスタ１２のgmより大で、第１の駆
動回路のＮチヤンネルMOSトランジスタ１３の
gmは第２の駆動回路のＮチヤンネルMOSトラン
ジスタ１４のgmより小であるように選定する。
このように選定すると、ＰチヤンネルMOSト
ランジスタ１１のオン抵抗はＰチヤンネルMOS
トランジスタ１２のオン抵抗より小さくなり、Ｎ
チヤンネルMOSトランジスタ１３のオン抵抗は
ＮチヤンネルMOSトランジスタ１４のオン抵抗
より大きくなり、出力１５，１６が低レベルのと
きは、第１の駆動回路の出力インピーダンスは第
２の駆動回路の出力インピーダンスより高く、出
力１５，１６が高レベルのときは第１の駆動回路
の出力インピーダンスは第２の駆動回路の出力イ
ンピーダンスより低くなる。
ランジスタ１１のオン抵抗はＰチヤンネルMOS
トランジスタ１２のオン抵抗より小さくなり、Ｎ
チヤンネルMOSトランジスタ１３のオン抵抗は
ＮチヤンネルMOSトランジスタ１４のオン抵抗
より大きくなり、出力１５，１６が低レベルのと
きは、第１の駆動回路の出力インピーダンスは第
２の駆動回路の出力インピーダンスより高く、出
力１５，１６が高レベルのときは第１の駆動回路
の出力インピーダンスは第２の駆動回路の出力イ
ンピーダンスより低くなる。
第３図ａ〜ｃは第２図に示す一実施例の入力信
号波形図（ａ図）、第１の駆動回路の出力信号波
形図（ｂ図）、第２の駆動回路の出力信号波形図
（ｃ図）である。
号波形図（ａ図）、第１の駆動回路の出力信号波
形図（ｂ図）、第２の駆動回路の出力信号波形図
（ｃ図）である。
入力が高レベルのときは、ＰチヤンネルMOS
トランジスタ１１，１２はオフ、Ｎチヤンネル
MOSトランジスタ１３，１４はオンであり出力
１５，１６は低レベル状態にある。入力が高レベ
ルから低レベルに変化するとＰチヤンネルMOS
トランジスタ１１，１２はオン、Ｎチヤンネル
MOSトランジスタ１３，１４はオフとなり、出
力１５，１６は高レベルへ変化するが、このと
き、出力１５，１６の負荷容量（主に出力回路の
入力容量）を充電することになるために、前記出
力インピーダンスの違いにより、出力１６の立上
がり時間は出力１５の立上がり時間より長くな
る。
トランジスタ１１，１２はオフ、Ｎチヤンネル
MOSトランジスタ１３，１４はオンであり出力
１５，１６は低レベル状態にある。入力が高レベ
ルから低レベルに変化するとＰチヤンネルMOS
トランジスタ１１，１２はオン、Ｎチヤンネル
MOSトランジスタ１３，１４はオフとなり、出
力１５，１６は高レベルへ変化するが、このと
き、出力１５，１６の負荷容量（主に出力回路の
入力容量）を充電することになるために、前記出
力インピーダンスの違いにより、出力１６の立上
がり時間は出力１５の立上がり時間より長くな
る。
入力が低レベルから高レベルに変化すると、Ｐ
チヤンネルMOSトランジスタ１１，１２はオフ、
ＮチヤンネルMOSトランジスタ１３，１４はオ
ンとなり、出力１５，１６は低レベル変化する
が、このとき出力１５，１６の負荷容量を放電す
ることになるため、前記出力インピーダンスの違
いにより出力１５の立下がり時間は出力１６の立
下がり時間より長くなる。つまり、Ｎチヤンネル
MOSトランジスタ２２の入力信号の立上がり時
間はＰチヤンネルMOSトランジスタ２１の入力
信号の立上がり時間より長くなり、Ｐチヤンネル
MOSトランジスタ２１の入力信号の立下がり時
間はＮチヤンネルMOSトランジスタ２２の入力
信号の立下がり時間より長くなることになる。こ
のことによりＰチヤンネルMOSトランジスタ２
１及びＮチヤンネルMOSトランジスタ２２の入
力信号の立上がり時間には、ＰチヤンネルMOS
トランジスタ２１のオンからオフへの転移よりＮ
チヤンネルMOSトランジスタ２２のオフからオ
ンに転移する時間が遅れ、立下がり時間にはＮチ
ヤンネルMOSトランジスタ２２のオンからオフ
への転移より、ＰチヤンネルMOSトランジスタ
２１のオフからオンに転移する時間が遅れること
になる。このことは、入力信号の立上がり、立下
がり時に、ＰチヤンネルMOSトランジスタ２１
とＮチヤンネルMOSトランジスタ２２が同時に
オンとなる時間が短かくなることを示すものであ
り、ＰチヤンネルMOSトランジスタ２１とＮチ
ヤンネルMOSトランジスタ２２を流れる貫通電
流を減少させることができる。駆動回路の出力イ
ンピーダンスの違いを適当に選ぶことによつて、
貫通電流の流れないような、立上がり、立下がり
時間を得ることが可能である。
チヤンネルMOSトランジスタ１１，１２はオフ、
ＮチヤンネルMOSトランジスタ１３，１４はオ
ンとなり、出力１５，１６は低レベル変化する
が、このとき出力１５，１６の負荷容量を放電す
ることになるため、前記出力インピーダンスの違
いにより出力１５の立下がり時間は出力１６の立
下がり時間より長くなる。つまり、Ｎチヤンネル
MOSトランジスタ２２の入力信号の立上がり時
間はＰチヤンネルMOSトランジスタ２１の入力
信号の立上がり時間より長くなり、Ｐチヤンネル
MOSトランジスタ２１の入力信号の立下がり時
間はＮチヤンネルMOSトランジスタ２２の入力
信号の立下がり時間より長くなることになる。こ
のことによりＰチヤンネルMOSトランジスタ２
１及びＮチヤンネルMOSトランジスタ２２の入
力信号の立上がり時間には、ＰチヤンネルMOS
トランジスタ２１のオンからオフへの転移よりＮ
チヤンネルMOSトランジスタ２２のオフからオ
ンに転移する時間が遅れ、立下がり時間にはＮチ
ヤンネルMOSトランジスタ２２のオンからオフ
への転移より、ＰチヤンネルMOSトランジスタ
２１のオフからオンに転移する時間が遅れること
になる。このことは、入力信号の立上がり、立下
がり時に、ＰチヤンネルMOSトランジスタ２１
とＮチヤンネルMOSトランジスタ２２が同時に
オンとなる時間が短かくなることを示すものであ
り、ＰチヤンネルMOSトランジスタ２１とＮチ
ヤンネルMOSトランジスタ２２を流れる貫通電
流を減少させることができる。駆動回路の出力イ
ンピーダンスの違いを適当に選ぶことによつて、
貫通電流の流れないような、立上がり、立下がり
時間を得ることが可能である。
以上詳細に説明したように、本発明によれば、
駆動回路を構成するトランジスタの相互コンダク
タンスの選択組合せを行うことにより被駆動相補
形MOSインバータ回路の貫通電流を減少させる
インバータ駆動回路が得られるのでその効果は大
きい。
駆動回路を構成するトランジスタの相互コンダク
タンスの選択組合せを行うことにより被駆動相補
形MOSインバータ回路の貫通電流を減少させる
インバータ駆動回路が得られるのでその効果は大
きい。
第１図ａは従来の相補形MOSインバータ回路
の一例の回路図、第１図ｂは第１図ａのＡ点に現
われる電圧の波形図、第２図は本発明の一実施例
の回路図、第３図ａ〜ｃは第２図に示す一実施例
の各部に現われる信号の波形図である。 １……ＰチヤンネルMOSトランジスタ、２…
…ＮチヤンネルMOSトランジスタ、３……イン
バータ回路、１０……第１の駆動回路、１１，１
２……ＰチヤンネルMOSトランジスタ、１３，
１４……ＮチヤンネルMOSトランジスタ、１５，
１６……出力、２０……第２の駆動回路、２１…
…ＰチヤンネルMOSトランジスタ、２１Ｇ……
ゲート、２２……ＮチヤンネルMOSトランジス
タ、２２Ｇ……ゲート。
の一例の回路図、第１図ｂは第１図ａのＡ点に現
われる電圧の波形図、第２図は本発明の一実施例
の回路図、第３図ａ〜ｃは第２図に示す一実施例
の各部に現われる信号の波形図である。 １……ＰチヤンネルMOSトランジスタ、２…
…ＮチヤンネルMOSトランジスタ、３……イン
バータ回路、１０……第１の駆動回路、１１，１
２……ＰチヤンネルMOSトランジスタ、１３，
１４……ＮチヤンネルMOSトランジスタ、１５，
１６……出力、２０……第２の駆動回路、２１…
…ＰチヤンネルMOSトランジスタ、２１Ｇ……
ゲート、２２……ＮチヤンネルMOSトランジス
タ、２２Ｇ……ゲート。
Claims (1)
- １ 第1PチヤンネルMOSトランジスタと第1Nチ
ヤンネルMOSトランジスタとで構成される第１
相補形MOSインバータ回路を有し、これら２つ
のMOSトランジスタのゲートを入力端子に共通
に接続し、その出力を被駆動相補形MOSインバ
ータ回路のＰチヤンネルMOSトランジスタのゲ
ートに接続した第１の駆動回路と、第2Pチヤン
ネルMOSトランジスタと第2NチヤンネルMOS
トランジスタとで構成される第２相補形MOSイ
ンバータ回路を有し、これら２つのMOSトラン
ジスタのゲートを前記入力端子に共通に接続し、
その出力を前記被駆動相補形MOSインバータ回
路のＮチヤンネルMOSトランジスタのゲートに
接続した第２の駆動回路とを含み、前記第1Pチ
ヤンネルMOSトランジスタの相互コンダクタン
スを前記第2PチヤンネルMOSトランジスタの相
互コンダクタンスより大とし、前記第1Nチヤン
ネルMOSトランジスタの相互コンダクタンスを
前記第2NチヤンネルMOSトランジスタの相互コ
ンダクタンスより小としたことを特徴とするイン
バータ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170420A JPS5795184A (en) | 1980-12-03 | 1980-12-03 | Inverter driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170420A JPS5795184A (en) | 1980-12-03 | 1980-12-03 | Inverter driving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5795184A JPS5795184A (en) | 1982-06-12 |
| JPS6364157B2 true JPS6364157B2 (ja) | 1988-12-09 |
Family
ID=15904586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170420A Granted JPS5795184A (en) | 1980-12-03 | 1980-12-03 | Inverter driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5795184A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6172089U (ja) * | 1984-10-15 | 1986-05-16 | ||
| US7109758B2 (en) * | 2004-01-30 | 2006-09-19 | Macronix International Co., Ltd. | System and method for reducing short circuit current in a buffer |
-
1980
- 1980-12-03 JP JP55170420A patent/JPS5795184A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5795184A (en) | 1982-06-12 |
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