JPH05110396A - 信号遅延回路 - Google Patents
信号遅延回路Info
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- JPH05110396A JPH05110396A JP3294765A JP29476591A JPH05110396A JP H05110396 A JPH05110396 A JP H05110396A JP 3294765 A JP3294765 A JP 3294765A JP 29476591 A JP29476591 A JP 29476591A JP H05110396 A JPH05110396 A JP H05110396A
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- JP
- Japan
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- type
- signal
- delay circuit
- resistor
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Abstract
(57)【要約】
【目的】 入力信号を高速に繰り返し入力でき、且つ消
費電流を増加させないようにした、入力信号の立ち上が
り又は立ち下がりのみ遅延させる信号遅延回路を提供す
る。 【構成】 Ｐ型及びＮ型ＭＯＳトランジスタ１，２のゲ
ートを互いに接続して入力端子６とし、両ＭＯＳトラン
ジスタ１，２のソースはそれぞれ電源ＶDD及びＧＮＤに
接続し、両ＭＯＳトランジスタ１，２のドレイン間には
抵抗３を接続する。そしてＮ型ＭＯＳトランジスタ２の
ドレインには、一端をＧＮＤに接続した容量４と波形整
形回路５とを接続し、波形整形回路５の出力側を出力端
子７とする。
費電流を増加させないようにした、入力信号の立ち上が
り又は立ち下がりのみ遅延させる信号遅延回路を提供す
る。 【構成】 Ｐ型及びＮ型ＭＯＳトランジスタ１，２のゲ
ートを互いに接続して入力端子６とし、両ＭＯＳトラン
ジスタ１，２のソースはそれぞれ電源ＶDD及びＧＮＤに
接続し、両ＭＯＳトランジスタ１，２のドレイン間には
抵抗３を接続する。そしてＮ型ＭＯＳトランジスタ２の
ドレインには、一端をＧＮＤに接続した容量４と波形整
形回路５とを接続し、波形整形回路５の出力側を出力端
子７とする。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル信号の立
ち上がり又は立ち下がりのみを遅延させる信号遅延回路
に関する。
ち上がり又は立ち下がりのみを遅延させる信号遅延回路
に関する。
【０００２】
【従来の技術】従来、ディジタル信号の立ち上がり又は
立ち下がりを遅延させる信号遅延回路としては、図７に
示すような構成のものが知られている。この信号遅延回
路では、入力端子に入力された信号ＩＮは、インバータ
101 により反転し、抵抗102 及び容量103 によるＣＲ回
路で遅延され、波形整形回路104 を経て、入力信号ＩＮ
を一方の入力とするＯＲ回路105 に入力され、出力端子
より遅延出力信号ＯＵＴが出力されるようになってい
る。このように構成された信号遅延回路においては、図
８の各部の信号波形図からわかるように、入力信号ＩＮ
の立ち下がりのみ時間ｔ0 遅延した遅延出力信号ＯＵＴ
を得ることができる。なお図８においてｂ及びｃは、図
７におけるｂ点及びｃ点の信号波形を示している。ここ
で遅延時間ｔ0 は、インバータ101 の出力インピーダン
スを無視し、波形整形回路104 のスレシホールド電圧Ｖ
T を電源電圧ＶDDの１／２とすれば、ｔ0 ≒0.７ＣＲと
表される。なおＣは容量103 の値、Ｒは抵抗102 の値で
ある。
立ち下がりを遅延させる信号遅延回路としては、図７に
示すような構成のものが知られている。この信号遅延回
路では、入力端子に入力された信号ＩＮは、インバータ
101 により反転し、抵抗102 及び容量103 によるＣＲ回
路で遅延され、波形整形回路104 を経て、入力信号ＩＮ
を一方の入力とするＯＲ回路105 に入力され、出力端子
より遅延出力信号ＯＵＴが出力されるようになってい
る。このように構成された信号遅延回路においては、図
８の各部の信号波形図からわかるように、入力信号ＩＮ
の立ち下がりのみ時間ｔ0 遅延した遅延出力信号ＯＵＴ
を得ることができる。なお図８においてｂ及びｃは、図
７におけるｂ点及びｃ点の信号波形を示している。ここ
で遅延時間ｔ0 は、インバータ101 の出力インピーダン
スを無視し、波形整形回路104 のスレシホールド電圧Ｖ
T を電源電圧ＶDDの１／２とすれば、ｔ0 ≒0.７ＣＲと
表される。なおＣは容量103 の値、Ｒは抵抗102 の値で
ある。
【０００３】また従来の他の信号遅延回路としては、図
９に示すような構成のものが知られており、この信号遅
延回路では、入力端子に入力された信号ＩＮは、Ｎ型Ｍ
ＯＳトランジスタ106 と抵抗102 とからなるインバータ
回路と容量103 により、図10の信号波形図に示すよう
に、入力信号ＩＮの立ち下がりのみ遅延した遅延出力信
号ＯＵＴが得られるようになっている。なお図10におい
てｄは、図９におけるｄ点の信号波形を示している。
９に示すような構成のものが知られており、この信号遅
延回路では、入力端子に入力された信号ＩＮは、Ｎ型Ｍ
ＯＳトランジスタ106 と抵抗102 とからなるインバータ
回路と容量103 により、図10の信号波形図に示すよう
に、入力信号ＩＮの立ち下がりのみ遅延した遅延出力信
号ＯＵＴが得られるようになっている。なお図10におい
てｄは、図９におけるｄ点の信号波形を示している。
【０００４】
【発明が解決しようとする課題】ところで、図７に示し
た従来の信号遅延回路では、入力信号ＩＮの立ち下がり
のみ遅延させたいにも拘らず、入力信号ＩＮの立ち上が
り時に容量103 を放電する不要な時間が必要になる。こ
のため入力信号ＩＮの“Ｈ”レベル期間を短くできず、
入力信号ＩＮを高速に繰り返せないという欠点がある。
また図９に示した従来の信号遅延回路では、容量103を
放電する不要な時間は必要がなく、入力信号ＩＮの
“Ｈ”レベル期間を短くできる反面、入力信号ＩＮが
“Ｈ”レベルの間、抵抗102 及びＮ型ＭＯＳトランジス
タ106 を通して電流が流れ続け、したがって消費電流が
増大するという欠点があった。
た従来の信号遅延回路では、入力信号ＩＮの立ち下がり
のみ遅延させたいにも拘らず、入力信号ＩＮの立ち上が
り時に容量103 を放電する不要な時間が必要になる。こ
のため入力信号ＩＮの“Ｈ”レベル期間を短くできず、
入力信号ＩＮを高速に繰り返せないという欠点がある。
また図９に示した従来の信号遅延回路では、容量103を
放電する不要な時間は必要がなく、入力信号ＩＮの
“Ｈ”レベル期間を短くできる反面、入力信号ＩＮが
“Ｈ”レベルの間、抵抗102 及びＮ型ＭＯＳトランジス
タ106 を通して電流が流れ続け、したがって消費電流が
増大するという欠点があった。
【０００５】本発明は、従来の信号遅延回路における上
記問題点を解消するためになされたもので、入力信号を
高速に繰り返し入力でき、且つ消費電流を増加させない
簡単な回路構成の信号遅延回路を提供することを目的と
する。
記問題点を解消するためになされたもので、入力信号を
高速に繰り返し入力でき、且つ消費電流を増加させない
簡単な回路構成の信号遅延回路を提供することを目的と
する。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、第１型ＭＯＳトランジスタと該
第１型ＭＯＳトランジスタと相補な第２型ＭＯＳトラン
ジスタと抵抗と容量とからなる信号遅延回路において、
第１型及び第２型ＭＯＳトランジスタのゲートは互いに
接続して入力端子とし、第１型及び第２型ＭＯＳトラン
ジスタのソースは互いに異なる電源に接続し、第１型及
び第２型ＭＯＳトランジスタのドレイン間には抵抗を接
続し、それらのドレインの一方には片側を電源に接続さ
れた容量を接続して出力端子とし、入力信号の立ち上が
り又は立ち下がりを遅延するように構成するものであ
る。
決するため、本発明は、第１型ＭＯＳトランジスタと該
第１型ＭＯＳトランジスタと相補な第２型ＭＯＳトラン
ジスタと抵抗と容量とからなる信号遅延回路において、
第１型及び第２型ＭＯＳトランジスタのゲートは互いに
接続して入力端子とし、第１型及び第２型ＭＯＳトラン
ジスタのソースは互いに異なる電源に接続し、第１型及
び第２型ＭＯＳトランジスタのドレイン間には抵抗を接
続し、それらのドレインの一方には片側を電源に接続さ
れた容量を接続して出力端子とし、入力信号の立ち上が
り又は立ち下がりを遅延するように構成するものであ
る。
【０００７】このように構成した信号遅延回路において
は、互いに相補な第１型及び第２型ＭＯＳトランジスタ
対を用いることにより、入力信号に応じいずれか一方の
ＭＯＳトランジスタのみを導通状態とし、定常的に電流
が流れる経路を形成せず、消費電流を低減することがで
きる。更に前記ＭＯＳトランジスタ対は、充電又は放電
の時定数を大きく変えるように作用し、入力信号の立ち
上がり又は立ち下がりのみ遅延させることができる。
は、互いに相補な第１型及び第２型ＭＯＳトランジスタ
対を用いることにより、入力信号に応じいずれか一方の
ＭＯＳトランジスタのみを導通状態とし、定常的に電流
が流れる経路を形成せず、消費電流を低減することがで
きる。更に前記ＭＯＳトランジスタ対は、充電又は放電
の時定数を大きく変えるように作用し、入力信号の立ち
上がり又は立ち下がりのみ遅延させることができる。
【０００８】
【実施例】次に実施例について説明する。図１は、本発
明に係る信号遅延回路の第１実施例を示す回路構成図で
ある。この実施例は、Ｐ型ＭＯＳトランジスタ１とＮ型
ＭＯＳトランジスタ２と抵抗３とによるインバータと、
容量４及び波形整形回路５から構成され、入力信号の立
ち下がりのみ遅延させるようにしたものである。すなわ
ち、Ｐ型及びＮ型ＭＯＳトランジスタ１，２のゲートは
互いに接続して入力端子６とし、Ｐ型及びＮ型ＭＯＳト
ランジスタ１，２のソースはそれぞれ電源Ｖ DD及びＧＮ
Ｄに接続し、Ｐ型及びＮ型ＭＯＳトランジスタ１，２の
ドレイン間には抵抗３を接続する。そしてＮ型ＭＯＳト
ランジスタ２のドレインには、一端をＧＮＤに接続した
容量４と波形整形回路５とを接続し、波形整形回路５の
出力側を出力端子７としている。
明に係る信号遅延回路の第１実施例を示す回路構成図で
ある。この実施例は、Ｐ型ＭＯＳトランジスタ１とＮ型
ＭＯＳトランジスタ２と抵抗３とによるインバータと、
容量４及び波形整形回路５から構成され、入力信号の立
ち下がりのみ遅延させるようにしたものである。すなわ
ち、Ｐ型及びＮ型ＭＯＳトランジスタ１，２のゲートは
互いに接続して入力端子６とし、Ｐ型及びＮ型ＭＯＳト
ランジスタ１，２のソースはそれぞれ電源Ｖ DD及びＧＮ
Ｄに接続し、Ｐ型及びＮ型ＭＯＳトランジスタ１，２の
ドレイン間には抵抗３を接続する。そしてＮ型ＭＯＳト
ランジスタ２のドレインには、一端をＧＮＤに接続した
容量４と波形整形回路５とを接続し、波形整形回路５の
出力側を出力端子７としている。
【０００９】次に、このように構成した第１実施例の動
作を、図２に示した各部の信号波形図に基づいて説明す
る。入力端子６に“Ｌ”レベルの信号ＩＮが入力してい
る場合、Ｐ型ＭＯＳトランジスタ１は導通状態であり、
容量４は抵抗３を通して電源電圧ＶDDまで充電されてお
り、出力端子７には“Ｌ”レベルの出力信号ＯＵＴが出
力される。次に入力信号ＩＮが立ち上がり“Ｈ”レベル
になると、Ｐ型ＭＯＳトランジスタ１は非導通に、Ｎ型
ＭＯＳトランジスタ２は導通状態になる。ここでＮ型Ｍ
ＯＳトランジスタ２の導通抵抗が小さければ、容量４は
瞬時に放電され、出力ＯＵＴは“Ｌ”から“Ｈ”レベル
へと切り換わる。
作を、図２に示した各部の信号波形図に基づいて説明す
る。入力端子６に“Ｌ”レベルの信号ＩＮが入力してい
る場合、Ｐ型ＭＯＳトランジスタ１は導通状態であり、
容量４は抵抗３を通して電源電圧ＶDDまで充電されてお
り、出力端子７には“Ｌ”レベルの出力信号ＯＵＴが出
力される。次に入力信号ＩＮが立ち上がり“Ｈ”レベル
になると、Ｐ型ＭＯＳトランジスタ１は非導通に、Ｎ型
ＭＯＳトランジスタ２は導通状態になる。ここでＮ型Ｍ
ＯＳトランジスタ２の導通抵抗が小さければ、容量４は
瞬時に放電され、出力ＯＵＴは“Ｌ”から“Ｈ”レベル
へと切り換わる。
【００１０】次に入力信号ＩＮが立ち下がり“Ｈ”レベ
ルから“Ｌ”レベルになると、Ｐ型ＭＯＳトランジスタ
１は導通状態に、Ｎ型ＭＯＳトランジスタ２は非導通状
態になり、容量４は抵抗３を介して徐々に充電される。
ここでＰ型ＭＯＳトランジスタ１の導通抵抗が小さけれ
ば、時定数は抵抗３の値で決まり、波形整形回路５のス
レシホールド電圧ＶT が電源電圧ＶDDの１／２の場合、
遅延時間ｔ0 は、ｔ0 ≒0.７ＣＲ（Ｃ：容量４の値、
Ｒ：抵抗３の値）となる。これにより入力信号ＩＮの立
ち下がりのみ時間ｔ0 遅延した出力信号ＯＵＴが得られ
る。なお図２においてａは、図１におけるａ点の信号波
形を示している。
ルから“Ｌ”レベルになると、Ｐ型ＭＯＳトランジスタ
１は導通状態に、Ｎ型ＭＯＳトランジスタ２は非導通状
態になり、容量４は抵抗３を介して徐々に充電される。
ここでＰ型ＭＯＳトランジスタ１の導通抵抗が小さけれ
ば、時定数は抵抗３の値で決まり、波形整形回路５のス
レシホールド電圧ＶT が電源電圧ＶDDの１／２の場合、
遅延時間ｔ0 は、ｔ0 ≒0.７ＣＲ（Ｃ：容量４の値、
Ｒ：抵抗３の値）となる。これにより入力信号ＩＮの立
ち下がりのみ時間ｔ0 遅延した出力信号ＯＵＴが得られ
る。なお図２においてａは、図１におけるａ点の信号波
形を示している。
【００１１】この実施例においては、Ｐ型ＭＯＳトラン
ジスタ１及びＮ型ＭＯＳトランジスタ２は、入力が定常
な状態においては、必ずいずれか一方しか導通状態にな
らず、したがって定常的に電流が流れる経路は形成され
ず、低消費電流となる。またこの実施例では、容量４を
ＧＮＤに接続したものを示したが、電源ＶDDに接続して
も同様な作用効果が得られる。
ジスタ１及びＮ型ＭＯＳトランジスタ２は、入力が定常
な状態においては、必ずいずれか一方しか導通状態にな
らず、したがって定常的に電流が流れる経路は形成され
ず、低消費電流となる。またこの実施例では、容量４を
ＧＮＤに接続したものを示したが、電源ＶDDに接続して
も同様な作用効果が得られる。
【００１２】次に本発明の第２実施例を図３に示す。こ
の実施例は、Ｐ型ＭＯＳトランジスタ１のドレインに容
量４及び波形整形回路５を接続し、図４の信号波形図に
示すように、入力信号ＩＮの立ち上がりのみ遅延した出
力信号ＯＵＴを得るようにしたものであり、その動作は
図１に示したものとほぼ同様である。
の実施例は、Ｐ型ＭＯＳトランジスタ１のドレインに容
量４及び波形整形回路５を接続し、図４の信号波形図に
示すように、入力信号ＩＮの立ち上がりのみ遅延した出
力信号ＯＵＴを得るようにしたものであり、その動作は
図１に示したものとほぼ同様である。
【００１３】図５は、本発明の第３実施例を示す回路構
成図である。この実施例は、Ｐ型ＭＯＳトランジスタ11
をＰ型ＭＯＳトランジスタ１と並列に接続し、Ｎ型ＭＯ
Ｓトランジスタ12をＮ型ＭＯＳトランジスタ２と直列に
接続し、且つＰ型ＭＯＳトランジスタ１，11とＮ型ＭＯ
Ｓトランジスタ２，12の各ゲートをそれぞれ接続して、
２入力（ＩＮ１，ＩＮ２）のＮＡＮＤ構成としたもので
ある。この実施例において、更に複数のＭＯＳトランジ
スタを追加し多入力のＮＡＮＤ構成にしたり、あるいは
接続を換えてＮＯＲ構成等にしても、同様な効果が得ら
れることはいうまでもない。
成図である。この実施例は、Ｐ型ＭＯＳトランジスタ11
をＰ型ＭＯＳトランジスタ１と並列に接続し、Ｎ型ＭＯ
Ｓトランジスタ12をＮ型ＭＯＳトランジスタ２と直列に
接続し、且つＰ型ＭＯＳトランジスタ１，11とＮ型ＭＯ
Ｓトランジスタ２，12の各ゲートをそれぞれ接続して、
２入力（ＩＮ１，ＩＮ２）のＮＡＮＤ構成としたもので
ある。この実施例において、更に複数のＭＯＳトランジ
スタを追加し多入力のＮＡＮＤ構成にしたり、あるいは
接続を換えてＮＯＲ構成等にしても、同様な効果が得ら
れることはいうまでもない。
【００１４】図６は、本発明の第４実施例を示す回路構
成図である。この実施例は、図１に示した実施例におけ
る抵抗３の代わりに、ゲートを一定電位ＶRに接続した
Ｐ型ＭＯＳトランジスタ13からなる電流源で置き換えた
もので、第１実施例と同様な作用効果が得られる。また
図３に示した第２実施例における抵抗３の代わりに、Ｎ
型ＭＯＳトランジスタによる電流源を用いてもよく、ま
た図５に示した第３実施例においても、抵抗３の代わり
にＭＯＳトランジスタによる電流源を問題なく使用する
ことができる。
成図である。この実施例は、図１に示した実施例におけ
る抵抗３の代わりに、ゲートを一定電位ＶRに接続した
Ｐ型ＭＯＳトランジスタ13からなる電流源で置き換えた
もので、第１実施例と同様な作用効果が得られる。また
図３に示した第２実施例における抵抗３の代わりに、Ｎ
型ＭＯＳトランジスタによる電流源を用いてもよく、ま
た図５に示した第３実施例においても、抵抗３の代わり
にＭＯＳトランジスタによる電流源を問題なく使用する
ことができる。
【００１５】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、互いに相補なＭＯＳトランジスタ対を
用いているので、消費電流を増加せず、立ち上がり又は
立ち下がりのみ遅延させる信号遅延回路を簡単な構成で
実現することができる。
本発明によれば、互いに相補なＭＯＳトランジスタ対を
用いているので、消費電流を増加せず、立ち上がり又は
立ち下がりのみ遅延させる信号遅延回路を簡単な構成で
実現することができる。
【図１】本発明に係る信号遅延回路の第１実施例を示す
回路構成図である。
回路構成図である。
【図２】第１実施例の動作を説明するための各部の信号
波形図である。
波形図である。
【図３】第２実施例を示す回路構成図である。
【図４】第２実施例の動作を説明するための各部の信号
波形図である。
波形図である。
【図５】第３実施例を示す回路構成図である。
【図６】第４実施例を示す回路構成図である。
【図７】従来の信号遅延回路の構成例を示す回路構成図
である。
である。
【図８】図７に示した従来例の動作を説明するための各
部の信号波形図である。
部の信号波形図である。
【図９】従来の信号遅延回路の他の構成例を示す回路構
成図である。
成図である。
【図10】図９に示した従来例の動作を説明するための各
部の信号波形図である。
部の信号波形図である。
１ Ｐ型ＭＯＳトランジスタ ２ Ｎ型ＭＯＳトランジスタ ５ 波形整形回路
Claims (3)
- 【請求項１】 第１型ＭＯＳトランジスタと該第１型Ｍ
ＯＳトランジスタと相補な第２型ＭＯＳトランジスタと
抵抗と容量とからなる信号遅延回路において、第１型及
び第２型ＭＯＳトランジスタのゲートは互いに接続して
入力端子とし、第１型及び第２型ＭＯＳトランジスタの
ソースは互いに異なる電源に接続し、第１型及び第２型
ＭＯＳトランジスタのドレイン間には抵抗を接続し、そ
れらのドレインの一方には片側を電源に接続された容量
を接続して出力端子とし、入力信号の立ち上がり又は立
ち下がりを遅延するようにした信号遅延回路。 - 【請求項２】 直列又は並列に接続された複数の第１型
ＭＯＳトランジスタと該第１型ＭＯＳトランジスタと相
補な並列又は直列に接続された複数の第２型ＭＯＳトラ
ンジスタと抵抗と容量とからなる信号遅延回路におい
て、各第１型及び第２型ＭＯＳトランジスタはそれぞれ
ゲートを互いに接続して複数の入力端子とし、第１型及
び第２型ＭＯＳトランジスタの各並列ソース又は直列端
部のソースは互いに異なる電源に接続し、第１型及び第
２型ＭＯＳトランジスタの各並列ドレイン又は直列端部
のドレイン間には抵抗を接続し、それらのドレインの一
方には片側を電源に接続された容量を接続して出力端子
とし、入力信号の立ち上がり又は立ち下がりを遅延する
ようにした信号遅延回路。 - 【請求項３】 前記請求項１又は２記載の信号遅延回路
において、前記抵抗に代え電流源を用いたことを特徴と
する信号遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294765A JPH05110396A (ja) | 1991-10-16 | 1991-10-16 | 信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294765A JPH05110396A (ja) | 1991-10-16 | 1991-10-16 | 信号遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110396A true JPH05110396A (ja) | 1993-04-30 |
Family
ID=17812012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3294765A Withdrawn JPH05110396A (ja) | 1991-10-16 | 1991-10-16 | 信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110396A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0983314A (ja) * | 1995-09-01 | 1997-03-28 | Lg Semicon Co Ltd | パルス伸長回路 |
| JP2008005367A (ja) * | 2006-06-26 | 2008-01-10 | Nec Electronics Corp | 遅延回路 |
| JP2008312216A (ja) * | 2007-06-18 | 2008-12-25 | Micrel Inc | しきい値設定が高速決定されるｐｏｎバーストモード受信機 |
| JP2012134686A (ja) * | 2010-12-21 | 2012-07-12 | Rohm Co Ltd | ノイズキャンセル回路および信号伝達回路装置 |
| JP2013197976A (ja) * | 2012-03-21 | 2013-09-30 | Lapis Semiconductor Co Ltd | ノイズ除去回路、半導体集積装置及びノイズ除去方法 |
| JP2015103940A (ja) * | 2013-11-25 | 2015-06-04 | 株式会社メガチップス | データ受信装置およびフェイルセーフ回路 |
-
1991
- 1991-10-16 JP JP3294765A patent/JPH05110396A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0983314A (ja) * | 1995-09-01 | 1997-03-28 | Lg Semicon Co Ltd | パルス伸長回路 |
| JP2008005367A (ja) * | 2006-06-26 | 2008-01-10 | Nec Electronics Corp | 遅延回路 |
| JP2008312216A (ja) * | 2007-06-18 | 2008-12-25 | Micrel Inc | しきい値設定が高速決定されるｐｏｎバーストモード受信機 |
| JP2012134686A (ja) * | 2010-12-21 | 2012-07-12 | Rohm Co Ltd | ノイズキャンセル回路および信号伝達回路装置 |
| JP2013197976A (ja) * | 2012-03-21 | 2013-09-30 | Lapis Semiconductor Co Ltd | ノイズ除去回路、半導体集積装置及びノイズ除去方法 |
| JP2015103940A (ja) * | 2013-11-25 | 2015-06-04 | 株式会社メガチップス | データ受信装置およびフェイルセーフ回路 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |