JPH05110396A - 信号遅延回路 - Google Patents
信号遅延回路Info
- Publication number
- JPH05110396A JPH05110396A JP3294765A JP29476591A JPH05110396A JP H05110396 A JPH05110396 A JP H05110396A JP 3294765 A JP3294765 A JP 3294765A JP 29476591 A JP29476591 A JP 29476591A JP H05110396 A JPH05110396 A JP H05110396A
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- Japan
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- type mos
- type
- signal
- delay circuit
- resistor
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Abstract
(57)【要約】
【目的】 入力信号を高速に繰り返し入力でき、且つ消
費電流を増加させないようにした、入力信号の立ち上が
り又は立ち下がりのみ遅延させる信号遅延回路を提供す
る。 【構成】 P型及びN型MOSトランジスタ1,2のゲ
ートを互いに接続して入力端子6とし、両MOSトラン
ジスタ1,2のソースはそれぞれ電源VDD及びGNDに
接続し、両MOSトランジスタ1,2のドレイン間には
抵抗3を接続する。そしてN型MOSトランジスタ2の
ドレインには、一端をGNDに接続した容量4と波形整
形回路5とを接続し、波形整形回路5の出力側を出力端
子7とする。
費電流を増加させないようにした、入力信号の立ち上が
り又は立ち下がりのみ遅延させる信号遅延回路を提供す
る。 【構成】 P型及びN型MOSトランジスタ1,2のゲ
ートを互いに接続して入力端子6とし、両MOSトラン
ジスタ1,2のソースはそれぞれ電源VDD及びGNDに
接続し、両MOSトランジスタ1,2のドレイン間には
抵抗3を接続する。そしてN型MOSトランジスタ2の
ドレインには、一端をGNDに接続した容量4と波形整
形回路5とを接続し、波形整形回路5の出力側を出力端
子7とする。
Description
【0001】
【産業上の利用分野】この発明は、ディジタル信号の立
ち上がり又は立ち下がりのみを遅延させる信号遅延回路
に関する。
ち上がり又は立ち下がりのみを遅延させる信号遅延回路
に関する。
【0002】
【従来の技術】従来、ディジタル信号の立ち上がり又は
立ち下がりを遅延させる信号遅延回路としては、図7に
示すような構成のものが知られている。この信号遅延回
路では、入力端子に入力された信号INは、インバータ
101 により反転し、抵抗102 及び容量103 によるCR回
路で遅延され、波形整形回路104 を経て、入力信号IN
を一方の入力とするOR回路105 に入力され、出力端子
より遅延出力信号OUTが出力されるようになってい
る。このように構成された信号遅延回路においては、図
8の各部の信号波形図からわかるように、入力信号IN
の立ち下がりのみ時間t0 遅延した遅延出力信号OUT
を得ることができる。なお図8においてb及びcは、図
7におけるb点及びc点の信号波形を示している。ここ
で遅延時間t0 は、インバータ101 の出力インピーダン
スを無視し、波形整形回路104 のスレシホールド電圧V
T を電源電圧VDDの1/2とすれば、t0 ≒0.7CRと
表される。なおCは容量103 の値、Rは抵抗102 の値で
ある。
立ち下がりを遅延させる信号遅延回路としては、図7に
示すような構成のものが知られている。この信号遅延回
路では、入力端子に入力された信号INは、インバータ
101 により反転し、抵抗102 及び容量103 によるCR回
路で遅延され、波形整形回路104 を経て、入力信号IN
を一方の入力とするOR回路105 に入力され、出力端子
より遅延出力信号OUTが出力されるようになってい
る。このように構成された信号遅延回路においては、図
8の各部の信号波形図からわかるように、入力信号IN
の立ち下がりのみ時間t0 遅延した遅延出力信号OUT
を得ることができる。なお図8においてb及びcは、図
7におけるb点及びc点の信号波形を示している。ここ
で遅延時間t0 は、インバータ101 の出力インピーダン
スを無視し、波形整形回路104 のスレシホールド電圧V
T を電源電圧VDDの1/2とすれば、t0 ≒0.7CRと
表される。なおCは容量103 の値、Rは抵抗102 の値で
ある。
【0003】また従来の他の信号遅延回路としては、図
9に示すような構成のものが知られており、この信号遅
延回路では、入力端子に入力された信号INは、N型M
OSトランジスタ106 と抵抗102 とからなるインバータ
回路と容量103 により、図10の信号波形図に示すよう
に、入力信号INの立ち下がりのみ遅延した遅延出力信
号OUTが得られるようになっている。なお図10におい
てdは、図9におけるd点の信号波形を示している。
9に示すような構成のものが知られており、この信号遅
延回路では、入力端子に入力された信号INは、N型M
OSトランジスタ106 と抵抗102 とからなるインバータ
回路と容量103 により、図10の信号波形図に示すよう
に、入力信号INの立ち下がりのみ遅延した遅延出力信
号OUTが得られるようになっている。なお図10におい
てdは、図9におけるd点の信号波形を示している。
【0004】
【発明が解決しようとする課題】ところで、図7に示し
た従来の信号遅延回路では、入力信号INの立ち下がり
のみ遅延させたいにも拘らず、入力信号INの立ち上が
り時に容量103 を放電する不要な時間が必要になる。こ
のため入力信号INの“H”レベル期間を短くできず、
入力信号INを高速に繰り返せないという欠点がある。
また図9に示した従来の信号遅延回路では、容量103を
放電する不要な時間は必要がなく、入力信号INの
“H”レベル期間を短くできる反面、入力信号INが
“H”レベルの間、抵抗102 及びN型MOSトランジス
タ106 を通して電流が流れ続け、したがって消費電流が
増大するという欠点があった。
た従来の信号遅延回路では、入力信号INの立ち下がり
のみ遅延させたいにも拘らず、入力信号INの立ち上が
り時に容量103 を放電する不要な時間が必要になる。こ
のため入力信号INの“H”レベル期間を短くできず、
入力信号INを高速に繰り返せないという欠点がある。
また図9に示した従来の信号遅延回路では、容量103を
放電する不要な時間は必要がなく、入力信号INの
“H”レベル期間を短くできる反面、入力信号INが
“H”レベルの間、抵抗102 及びN型MOSトランジス
タ106 を通して電流が流れ続け、したがって消費電流が
増大するという欠点があった。
【0005】本発明は、従来の信号遅延回路における上
記問題点を解消するためになされたもので、入力信号を
高速に繰り返し入力でき、且つ消費電流を増加させない
簡単な回路構成の信号遅延回路を提供することを目的と
する。
記問題点を解消するためになされたもので、入力信号を
高速に繰り返し入力でき、且つ消費電流を増加させない
簡単な回路構成の信号遅延回路を提供することを目的と
する。
【0006】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、第1型MOSトランジスタと該
第1型MOSトランジスタと相補な第2型MOSトラン
ジスタと抵抗と容量とからなる信号遅延回路において、
第1型及び第2型MOSトランジスタのゲートは互いに
接続して入力端子とし、第1型及び第2型MOSトラン
ジスタのソースは互いに異なる電源に接続し、第1型及
び第2型MOSトランジスタのドレイン間には抵抗を接
続し、それらのドレインの一方には片側を電源に接続さ
れた容量を接続して出力端子とし、入力信号の立ち上が
り又は立ち下がりを遅延するように構成するものであ
る。
決するため、本発明は、第1型MOSトランジスタと該
第1型MOSトランジスタと相補な第2型MOSトラン
ジスタと抵抗と容量とからなる信号遅延回路において、
第1型及び第2型MOSトランジスタのゲートは互いに
接続して入力端子とし、第1型及び第2型MOSトラン
ジスタのソースは互いに異なる電源に接続し、第1型及
び第2型MOSトランジスタのドレイン間には抵抗を接
続し、それらのドレインの一方には片側を電源に接続さ
れた容量を接続して出力端子とし、入力信号の立ち上が
り又は立ち下がりを遅延するように構成するものであ
る。
【0007】このように構成した信号遅延回路において
は、互いに相補な第1型及び第2型MOSトランジスタ
対を用いることにより、入力信号に応じいずれか一方の
MOSトランジスタのみを導通状態とし、定常的に電流
が流れる経路を形成せず、消費電流を低減することがで
きる。更に前記MOSトランジスタ対は、充電又は放電
の時定数を大きく変えるように作用し、入力信号の立ち
上がり又は立ち下がりのみ遅延させることができる。
は、互いに相補な第1型及び第2型MOSトランジスタ
対を用いることにより、入力信号に応じいずれか一方の
MOSトランジスタのみを導通状態とし、定常的に電流
が流れる経路を形成せず、消費電流を低減することがで
きる。更に前記MOSトランジスタ対は、充電又は放電
の時定数を大きく変えるように作用し、入力信号の立ち
上がり又は立ち下がりのみ遅延させることができる。
【0008】
【実施例】次に実施例について説明する。図1は、本発
明に係る信号遅延回路の第1実施例を示す回路構成図で
ある。この実施例は、P型MOSトランジスタ1とN型
MOSトランジスタ2と抵抗3とによるインバータと、
容量4及び波形整形回路5から構成され、入力信号の立
ち下がりのみ遅延させるようにしたものである。すなわ
ち、P型及びN型MOSトランジスタ1,2のゲートは
互いに接続して入力端子6とし、P型及びN型MOSト
ランジスタ1,2のソースはそれぞれ電源V DD及びGN
Dに接続し、P型及びN型MOSトランジスタ1,2の
ドレイン間には抵抗3を接続する。そしてN型MOSト
ランジスタ2のドレインには、一端をGNDに接続した
容量4と波形整形回路5とを接続し、波形整形回路5の
出力側を出力端子7としている。
明に係る信号遅延回路の第1実施例を示す回路構成図で
ある。この実施例は、P型MOSトランジスタ1とN型
MOSトランジスタ2と抵抗3とによるインバータと、
容量4及び波形整形回路5から構成され、入力信号の立
ち下がりのみ遅延させるようにしたものである。すなわ
ち、P型及びN型MOSトランジスタ1,2のゲートは
互いに接続して入力端子6とし、P型及びN型MOSト
ランジスタ1,2のソースはそれぞれ電源V DD及びGN
Dに接続し、P型及びN型MOSトランジスタ1,2の
ドレイン間には抵抗3を接続する。そしてN型MOSト
ランジスタ2のドレインには、一端をGNDに接続した
容量4と波形整形回路5とを接続し、波形整形回路5の
出力側を出力端子7としている。
【0009】次に、このように構成した第1実施例の動
作を、図2に示した各部の信号波形図に基づいて説明す
る。入力端子6に“L”レベルの信号INが入力してい
る場合、P型MOSトランジスタ1は導通状態であり、
容量4は抵抗3を通して電源電圧VDDまで充電されてお
り、出力端子7には“L”レベルの出力信号OUTが出
力される。次に入力信号INが立ち上がり“H”レベル
になると、P型MOSトランジスタ1は非導通に、N型
MOSトランジスタ2は導通状態になる。ここでN型M
OSトランジスタ2の導通抵抗が小さければ、容量4は
瞬時に放電され、出力OUTは“L”から“H”レベル
へと切り換わる。
作を、図2に示した各部の信号波形図に基づいて説明す
る。入力端子6に“L”レベルの信号INが入力してい
る場合、P型MOSトランジスタ1は導通状態であり、
容量4は抵抗3を通して電源電圧VDDまで充電されてお
り、出力端子7には“L”レベルの出力信号OUTが出
力される。次に入力信号INが立ち上がり“H”レベル
になると、P型MOSトランジスタ1は非導通に、N型
MOSトランジスタ2は導通状態になる。ここでN型M
OSトランジスタ2の導通抵抗が小さければ、容量4は
瞬時に放電され、出力OUTは“L”から“H”レベル
へと切り換わる。
【0010】次に入力信号INが立ち下がり“H”レベ
ルから“L”レベルになると、P型MOSトランジスタ
1は導通状態に、N型MOSトランジスタ2は非導通状
態になり、容量4は抵抗3を介して徐々に充電される。
ここでP型MOSトランジスタ1の導通抵抗が小さけれ
ば、時定数は抵抗3の値で決まり、波形整形回路5のス
レシホールド電圧VT が電源電圧VDDの1/2の場合、
遅延時間t0 は、t0 ≒0.7CR(C:容量4の値、
R:抵抗3の値)となる。これにより入力信号INの立
ち下がりのみ時間t0 遅延した出力信号OUTが得られ
る。なお図2においてaは、図1におけるa点の信号波
形を示している。
ルから“L”レベルになると、P型MOSトランジスタ
1は導通状態に、N型MOSトランジスタ2は非導通状
態になり、容量4は抵抗3を介して徐々に充電される。
ここでP型MOSトランジスタ1の導通抵抗が小さけれ
ば、時定数は抵抗3の値で決まり、波形整形回路5のス
レシホールド電圧VT が電源電圧VDDの1/2の場合、
遅延時間t0 は、t0 ≒0.7CR(C:容量4の値、
R:抵抗3の値)となる。これにより入力信号INの立
ち下がりのみ時間t0 遅延した出力信号OUTが得られ
る。なお図2においてaは、図1におけるa点の信号波
形を示している。
【0011】この実施例においては、P型MOSトラン
ジスタ1及びN型MOSトランジスタ2は、入力が定常
な状態においては、必ずいずれか一方しか導通状態にな
らず、したがって定常的に電流が流れる経路は形成され
ず、低消費電流となる。またこの実施例では、容量4を
GNDに接続したものを示したが、電源VDDに接続して
も同様な作用効果が得られる。
ジスタ1及びN型MOSトランジスタ2は、入力が定常
な状態においては、必ずいずれか一方しか導通状態にな
らず、したがって定常的に電流が流れる経路は形成され
ず、低消費電流となる。またこの実施例では、容量4を
GNDに接続したものを示したが、電源VDDに接続して
も同様な作用効果が得られる。
【0012】次に本発明の第2実施例を図3に示す。こ
の実施例は、P型MOSトランジスタ1のドレインに容
量4及び波形整形回路5を接続し、図4の信号波形図に
示すように、入力信号INの立ち上がりのみ遅延した出
力信号OUTを得るようにしたものであり、その動作は
図1に示したものとほぼ同様である。
の実施例は、P型MOSトランジスタ1のドレインに容
量4及び波形整形回路5を接続し、図4の信号波形図に
示すように、入力信号INの立ち上がりのみ遅延した出
力信号OUTを得るようにしたものであり、その動作は
図1に示したものとほぼ同様である。
【0013】図5は、本発明の第3実施例を示す回路構
成図である。この実施例は、P型MOSトランジスタ11
をP型MOSトランジスタ1と並列に接続し、N型MO
Sトランジスタ12をN型MOSトランジスタ2と直列に
接続し、且つP型MOSトランジスタ1,11とN型MO
Sトランジスタ2,12の各ゲートをそれぞれ接続して、
2入力(IN1,IN2)のNAND構成としたもので
ある。この実施例において、更に複数のMOSトランジ
スタを追加し多入力のNAND構成にしたり、あるいは
接続を換えてNOR構成等にしても、同様な効果が得ら
れることはいうまでもない。
成図である。この実施例は、P型MOSトランジスタ11
をP型MOSトランジスタ1と並列に接続し、N型MO
Sトランジスタ12をN型MOSトランジスタ2と直列に
接続し、且つP型MOSトランジスタ1,11とN型MO
Sトランジスタ2,12の各ゲートをそれぞれ接続して、
2入力(IN1,IN2)のNAND構成としたもので
ある。この実施例において、更に複数のMOSトランジ
スタを追加し多入力のNAND構成にしたり、あるいは
接続を換えてNOR構成等にしても、同様な効果が得ら
れることはいうまでもない。
【0014】図6は、本発明の第4実施例を示す回路構
成図である。この実施例は、図1に示した実施例におけ
る抵抗3の代わりに、ゲートを一定電位VRに接続した
P型MOSトランジスタ13からなる電流源で置き換えた
もので、第1実施例と同様な作用効果が得られる。また
図3に示した第2実施例における抵抗3の代わりに、N
型MOSトランジスタによる電流源を用いてもよく、ま
た図5に示した第3実施例においても、抵抗3の代わり
にMOSトランジスタによる電流源を問題なく使用する
ことができる。
成図である。この実施例は、図1に示した実施例におけ
る抵抗3の代わりに、ゲートを一定電位VRに接続した
P型MOSトランジスタ13からなる電流源で置き換えた
もので、第1実施例と同様な作用効果が得られる。また
図3に示した第2実施例における抵抗3の代わりに、N
型MOSトランジスタによる電流源を用いてもよく、ま
た図5に示した第3実施例においても、抵抗3の代わり
にMOSトランジスタによる電流源を問題なく使用する
ことができる。
【0015】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、互いに相補なMOSトランジスタ対を
用いているので、消費電流を増加せず、立ち上がり又は
立ち下がりのみ遅延させる信号遅延回路を簡単な構成で
実現することができる。
本発明によれば、互いに相補なMOSトランジスタ対を
用いているので、消費電流を増加せず、立ち上がり又は
立ち下がりのみ遅延させる信号遅延回路を簡単な構成で
実現することができる。
【図1】本発明に係る信号遅延回路の第1実施例を示す
回路構成図である。
回路構成図である。
【図2】第1実施例の動作を説明するための各部の信号
波形図である。
波形図である。
【図3】第2実施例を示す回路構成図である。
【図4】第2実施例の動作を説明するための各部の信号
波形図である。
波形図である。
【図5】第3実施例を示す回路構成図である。
【図6】第4実施例を示す回路構成図である。
【図7】従来の信号遅延回路の構成例を示す回路構成図
である。
である。
【図8】図7に示した従来例の動作を説明するための各
部の信号波形図である。
部の信号波形図である。
【図9】従来の信号遅延回路の他の構成例を示す回路構
成図である。
成図である。
【図10】図9に示した従来例の動作を説明するための各
部の信号波形図である。
部の信号波形図である。
1 P型MOSトランジスタ 2 N型MOSトランジスタ 5 波形整形回路
Claims (3)
- 【請求項1】 第1型MOSトランジスタと該第1型M
OSトランジスタと相補な第2型MOSトランジスタと
抵抗と容量とからなる信号遅延回路において、第1型及
び第2型MOSトランジスタのゲートは互いに接続して
入力端子とし、第1型及び第2型MOSトランジスタの
ソースは互いに異なる電源に接続し、第1型及び第2型
MOSトランジスタのドレイン間には抵抗を接続し、そ
れらのドレインの一方には片側を電源に接続された容量
を接続して出力端子とし、入力信号の立ち上がり又は立
ち下がりを遅延するようにした信号遅延回路。 - 【請求項2】 直列又は並列に接続された複数の第1型
MOSトランジスタと該第1型MOSトランジスタと相
補な並列又は直列に接続された複数の第2型MOSトラ
ンジスタと抵抗と容量とからなる信号遅延回路におい
て、各第1型及び第2型MOSトランジスタはそれぞれ
ゲートを互いに接続して複数の入力端子とし、第1型及
び第2型MOSトランジスタの各並列ソース又は直列端
部のソースは互いに異なる電源に接続し、第1型及び第
2型MOSトランジスタの各並列ドレイン又は直列端部
のドレイン間には抵抗を接続し、それらのドレインの一
方には片側を電源に接続された容量を接続して出力端子
とし、入力信号の立ち上がり又は立ち下がりを遅延する
ようにした信号遅延回路。 - 【請求項3】 前記請求項1又は2記載の信号遅延回路
において、前記抵抗に代え電流源を用いたことを特徴と
する信号遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3294765A JPH05110396A (ja) | 1991-10-16 | 1991-10-16 | 信号遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3294765A JPH05110396A (ja) | 1991-10-16 | 1991-10-16 | 信号遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05110396A true JPH05110396A (ja) | 1993-04-30 |
Family
ID=17812012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3294765A Withdrawn JPH05110396A (ja) | 1991-10-16 | 1991-10-16 | 信号遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05110396A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0983314A (ja) * | 1995-09-01 | 1997-03-28 | Lg Semicon Co Ltd | パルス伸長回路 |
JP2008005367A (ja) * | 2006-06-26 | 2008-01-10 | Nec Electronics Corp | 遅延回路 |
JP2008312216A (ja) * | 2007-06-18 | 2008-12-25 | Micrel Inc | しきい値設定が高速決定されるponバーストモード受信機 |
JP2012134686A (ja) * | 2010-12-21 | 2012-07-12 | Rohm Co Ltd | ノイズキャンセル回路および信号伝達回路装置 |
JP2013197976A (ja) * | 2012-03-21 | 2013-09-30 | Lapis Semiconductor Co Ltd | ノイズ除去回路、半導体集積装置及びノイズ除去方法 |
JP2015103940A (ja) * | 2013-11-25 | 2015-06-04 | 株式会社メガチップス | データ受信装置およびフェイルセーフ回路 |
-
1991
- 1991-10-16 JP JP3294765A patent/JPH05110396A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0983314A (ja) * | 1995-09-01 | 1997-03-28 | Lg Semicon Co Ltd | パルス伸長回路 |
JP2008005367A (ja) * | 2006-06-26 | 2008-01-10 | Nec Electronics Corp | 遅延回路 |
JP2008312216A (ja) * | 2007-06-18 | 2008-12-25 | Micrel Inc | しきい値設定が高速決定されるponバーストモード受信機 |
JP2012134686A (ja) * | 2010-12-21 | 2012-07-12 | Rohm Co Ltd | ノイズキャンセル回路および信号伝達回路装置 |
JP2013197976A (ja) * | 2012-03-21 | 2013-09-30 | Lapis Semiconductor Co Ltd | ノイズ除去回路、半導体集積装置及びノイズ除去方法 |
JP2015103940A (ja) * | 2013-11-25 | 2015-06-04 | 株式会社メガチップス | データ受信装置およびフェイルセーフ回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |