JPH0537380A - 電流セル回路 - Google Patents
電流セル回路Info
- Publication number
- JPH0537380A JPH0537380A JP3190489A JP19048991A JPH0537380A JP H0537380 A JPH0537380 A JP H0537380A JP 3190489 A JP3190489 A JP 3190489A JP 19048991 A JP19048991 A JP 19048991A JP H0537380 A JPH0537380 A JP H0537380A
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Abstract
(57)【要約】
【目的】特に電流セル・マトリックスＤ−Ａコンバータ
において、変換速度の高速化をはかること。 【構成】抵抗３，ＭＯＳトランジスタ４，５を直列に接
続し、電源電圧を分圧し、バイアス電圧を発生させる電
圧源回路１と、ＭＯＳトランジスタ６〜８，１５，１６
で電流源回路２を構成し、ＭＯＳトランジスタ８のドレ
イン電極を出力端子２１に接続し、ＭＯＳトランジスタ
１５のゲート電極を切換信号入力端子２２に接続し、Ｍ
ＯＳトランジスタ１６のゲート電極を切換信号の反転入
力端子２３に接続している。
において、変換速度の高速化をはかること。 【構成】抵抗３，ＭＯＳトランジスタ４，５を直列に接
続し、電源電圧を分圧し、バイアス電圧を発生させる電
圧源回路１と、ＭＯＳトランジスタ６〜８，１５，１６
で電流源回路２を構成し、ＭＯＳトランジスタ８のドレ
イン電極を出力端子２１に接続し、ＭＯＳトランジスタ
１５のゲート電極を切換信号入力端子２２に接続し、Ｍ
ＯＳトランジスタ１６のゲート電極を切換信号の反転入
力端子２３に接続している。
Description
【０００１】
【産業上の利用分野】本発明は電流セル回路に関し、特
に電流セル・マトリックス型Ｄ・Ａコンバータの電流セ
ル回路に関する。
に電流セル・マトリックス型Ｄ・Ａコンバータの電流セ
ル回路に関する。
【０００２】
【従来の技術】従来の電流セル回路は、図２に示すよう
に、電源端子２０と、出力端子２１と、切換信号入力端
子２２と、切換信号の反転信号入力端子２３と、電圧源
回路１と、電流源回路２を備えている。
に、電源端子２０と、出力端子２１と、切換信号入力端
子２２と、切換信号の反転信号入力端子２３と、電圧源
回路１と、電流源回路２を備えている。
【０００３】ここで電圧源回路１は、抵抗３と、ＭＯＳ
トランジスタ４，５とを有し、電流源回路２はＭＯＳト
ランジスタ６〜１４を有している。
トランジスタ４，５とを有し、電流源回路２はＭＯＳト
ランジスタ６〜１４を有している。
【０００４】次に図２の電流セル回路の動作について説
明する。電圧源回路１を構成している抵抗３、トランジ
スタ４，５の各インピーダンスで決まるトランジスタ５
のゲート電位（以下ＶG1と略す）が、電流源回路２のト
ランジスタ６のゲートをバイアスすることにより、トラ
ンジスタ６のドレイン電流（以下ＩQ6と略す）が決ま
り、切換信号入力端子２２及び切換信号の反転端子２３
に入力する切換信号ＶINによって、たとえばトランジス
タ１０，１１，１２がオンし、トランジスタ９，１３，
１４がオフした場合、電圧源回路１を構成している抵抗
３、トランジスタ４，５の各インピーダンスで決まるト
ランジスタ４のゲート電位（以下ＶG2と略す）が電流源
回路２のトランジスタ８のゲートをバイアスし、その結
果出力端子２１に電流セル回路の出力電流（以下ＩOUT
と略す）として一定電流ＩQ6が流れ、又、トランジスタ
１０，１１，１２がオフし、トランジスタ９，１３，１
４がオンした場合、電流源回路２のトランジスタ８のゲ
ートはバイアスされず、トランジスタ７のゲートがＶG2
でバイアスされる為、出力端子２１に、ＩOUT は流れな
い。
明する。電圧源回路１を構成している抵抗３、トランジ
スタ４，５の各インピーダンスで決まるトランジスタ５
のゲート電位（以下ＶG1と略す）が、電流源回路２のト
ランジスタ６のゲートをバイアスすることにより、トラ
ンジスタ６のドレイン電流（以下ＩQ6と略す）が決ま
り、切換信号入力端子２２及び切換信号の反転端子２３
に入力する切換信号ＶINによって、たとえばトランジス
タ１０，１１，１２がオンし、トランジスタ９，１３，
１４がオフした場合、電圧源回路１を構成している抵抗
３、トランジスタ４，５の各インピーダンスで決まるト
ランジスタ４のゲート電位（以下ＶG2と略す）が電流源
回路２のトランジスタ８のゲートをバイアスし、その結
果出力端子２１に電流セル回路の出力電流（以下ＩOUT
と略す）として一定電流ＩQ6が流れ、又、トランジスタ
１０，１１，１２がオフし、トランジスタ９，１３，１
４がオンした場合、電流源回路２のトランジスタ８のゲ
ートはバイアスされず、トランジスタ７のゲートがＶG2
でバイアスされる為、出力端子２１に、ＩOUT は流れな
い。
【０００５】即ち、切換信号ＶINによって、出力端子２
１に一定電流ＩOUT が流れたり、流れなかったりするこ
とにより、電流セル回路として機能させている。
１に一定電流ＩOUT が流れたり、流れなかったりするこ
とにより、電流セル回路として機能させている。
【０００６】
【発明が解決しようとする課題】前述した従来の電流セ
ルマトリックス型Ｄ−Ａコンバータの電流セル回路は、
トランジスタ１１，１２がオンし、ゲート電位ＶG2がト
ランジスタ８のゲートをバイアスする切換信号ＶINの切
換タイミング時、トランジスタ１１，１２とトランジス
タ９が同時にオンする瞬間がある為、トランジスタ４の
ゲートが接地電位まで落ち、トランジスタ４のゲートが
ＶG2に復帰するまでのセットリングタイムが必要であ
り、さらにこの間の電荷の移動がトランジスタ４のゲー
ト・オーバラップ容量を介し、ＶG1に影響を与える為、
トランジスタ６のゲート電位がＶG1に復帰するまでに、
セットリングタイムが必要となる。
ルマトリックス型Ｄ−Ａコンバータの電流セル回路は、
トランジスタ１１，１２がオンし、ゲート電位ＶG2がト
ランジスタ８のゲートをバイアスする切換信号ＶINの切
換タイミング時、トランジスタ１１，１２とトランジス
タ９が同時にオンする瞬間がある為、トランジスタ４の
ゲートが接地電位まで落ち、トランジスタ４のゲートが
ＶG2に復帰するまでのセットリングタイムが必要であ
り、さらにこの間の電荷の移動がトランジスタ４のゲー
ト・オーバラップ容量を介し、ＶG1に影響を与える為、
トランジスタ６のゲート電位がＶG1に復帰するまでに、
セットリングタイムが必要となる。
【０００７】その為、出力端子２１に流れるＩOUT （＝
ＩQ6）が定常値に落ちつくまで、ある程度のセットリン
グタイム（以下Ｔset(out)と略す）が必要となる。
ＩQ6）が定常値に落ちつくまで、ある程度のセットリン
グタイム（以下Ｔset(out)と略す）が必要となる。
【０００８】即ち、従来回路では、切換信号ＶINの切換
タイミング時、ＶG1，ＶG2が定常値に落ちつくまである
程度のセットリングタイムが必要な為、電流セル回路の
ＩOUT のセットリングタイムが悪化するという欠点があ
った。
タイミング時、ＶG1，ＶG2が定常値に落ちつくまである
程度のセットリングタイムが必要な為、電流セル回路の
ＩOUT のセットリングタイムが悪化するという欠点があ
った。
【０００９】本発明の目的は、前記欠点が解決され、切
換信号ＶINの切換タイミング時、ＶG1，ＶG2が一定で、
ＩOUT のセットリングタイムが悪化することのないよう
にした電流セル回路を提供することにある。
換信号ＶINの切換タイミング時、ＶG1，ＶG2が一定で、
ＩOUT のセットリングタイムが悪化することのないよう
にした電流セル回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の電流セル回路の
構成は、抵抗と第１，第２のトランジスタとの直列体を
有する電圧源回路と、第３，第４のトランジスタの直列
体と第５，第６のトランジスタの直列体とを共通接続し
て第７のトランジスタのソース又はドレイン電極を接続
し、前記第１のトランジスタのゲートを前記第３，第５
のトランジスタのゲートに接続し、前記第２のトランジ
スタのゲートを前記第７のトランジスタのゲートに接続
し、前記第５のトランジスタのソース又はドレインを出
力端子に接続し、前記第６のトランジスタのゲートを切
換信号入力端子に接続し、前記第４のトランジスタのゲ
ートを前記切換信号の反転信号入力端子に接続したこと
を特徴とする。
構成は、抵抗と第１，第２のトランジスタとの直列体を
有する電圧源回路と、第３，第４のトランジスタの直列
体と第５，第６のトランジスタの直列体とを共通接続し
て第７のトランジスタのソース又はドレイン電極を接続
し、前記第１のトランジスタのゲートを前記第３，第５
のトランジスタのゲートに接続し、前記第２のトランジ
スタのゲートを前記第７のトランジスタのゲートに接続
し、前記第５のトランジスタのソース又はドレインを出
力端子に接続し、前記第６のトランジスタのゲートを切
換信号入力端子に接続し、前記第４のトランジスタのゲ
ートを前記切換信号の反転信号入力端子に接続したこと
を特徴とする。
【００１１】
【実施例】図１は本発明の一実施例の電流セル回路を示
す回路図である。
す回路図である。
【００１２】図１において、本実施例の電流セル回路
は、電源２０に抵抗３を介してゲート電極とドレイン電
極とを接続したＭＯＳトランジスタ４と、トランジスタ
４のソース電極にゲート電極とドレイン電極とを接続し
かつソース電極を接地したＭＯＳトランジスタ５と、ト
ランジスタ５のゲート電極及びドレイン電極を接続し、
かつソース電極を接地したＭＯＳトランジスタ６とトラ
ンジスタ６のドレイン電極にソース電極を接続し、かつ
切換信号入力端子２２にゲート電極を接続したＭＯＳト
ランジスタ１５と、トランジスタ６のドレイン電極にソ
ース電極を接続し、かつ切換信号の反転信号入力端子２
３にゲート電極を接続したＭＯＳトランジスタ１６と、
トランジスタ１５のドレイン電極にソース電極を接続
し、かつトランジスタ４のゲート電極及びドレイン電極
にゲート電極を接続し、かつ出力端子２１にドレイン電
極を接続したＭＯＳトランジスタ８と、トランジスタ１
６のドレイン電極にソース電極を接続し、かつトランジ
スタ４のゲート電極及びドレイン電極にゲート電極を接
続し、かつ電源２０にドレイン電極を接続したＭＯＳト
ランジスタ７とを備えている。
は、電源２０に抵抗３を介してゲート電極とドレイン電
極とを接続したＭＯＳトランジスタ４と、トランジスタ
４のソース電極にゲート電極とドレイン電極とを接続し
かつソース電極を接地したＭＯＳトランジスタ５と、ト
ランジスタ５のゲート電極及びドレイン電極を接続し、
かつソース電極を接地したＭＯＳトランジスタ６とトラ
ンジスタ６のドレイン電極にソース電極を接続し、かつ
切換信号入力端子２２にゲート電極を接続したＭＯＳト
ランジスタ１５と、トランジスタ６のドレイン電極にソ
ース電極を接続し、かつ切換信号の反転信号入力端子２
３にゲート電極を接続したＭＯＳトランジスタ１６と、
トランジスタ１５のドレイン電極にソース電極を接続
し、かつトランジスタ４のゲート電極及びドレイン電極
にゲート電極を接続し、かつ出力端子２１にドレイン電
極を接続したＭＯＳトランジスタ８と、トランジスタ１
６のドレイン電極にソース電極を接続し、かつトランジ
スタ４のゲート電極及びドレイン電極にゲート電極を接
続し、かつ電源２０にドレイン電極を接続したＭＯＳト
ランジスタ７とを備えている。
【００１３】即ち、本実施例は、電圧源回路１と、電流
源回路２とを備えている。
源回路２とを備えている。
【００１４】図１において、図２と同一ブロック、同一
端子、同一素子は同一番号としてある。
端子、同一素子は同一番号としてある。
【００１５】即ち、本実施例では、ＭＯＳトランジスタ
６，７，８，１５，１６が電流源回路２を構成し、電源
端子２０と、出力端子２１と、切換端子２２と、切換信
号の反転入力端子２３とは、従来と同様で、電圧源回路
１も従来と同様の構成となっている。
６，７，８，１５，１６が電流源回路２を構成し、電源
端子２０と、出力端子２１と、切換端子２２と、切換信
号の反転入力端子２３とは、従来と同様で、電圧源回路
１も従来と同様の構成となっている。
【００１６】切換信号ＶINの切換タイミング時、トラン
ジスタ１５，１６が同時にオンしても、トランジスタ
７，８のゲート電位は直接ＶG2に接続しているので、０
Ｖまで落ちることはなく、常にＶG2一定にバイアスされ
る。
ジスタ１５，１６が同時にオンしても、トランジスタ
７，８のゲート電位は直接ＶG2に接続しているので、０
Ｖまで落ちることはなく、常にＶG2一定にバイアスされ
る。
【００１７】よって、従来回路の様にトランジスタ４の
ゲート・ソース・オーバラップ容量を介し、電荷の移動
がＶG2に影響を与えることもなく、トランジスタ６のゲ
ートも常にＶG1一定にバイアスされる。トランジスタ
７，８のゲートはＶG2で、トランジスタ６のゲートはＶ
G1で常に一定バイアスされているので、切換信号ＶINに
よって、トランジスタ１５又はトランジスタ１６がオ
ン，オフするだけで、出力端子２１に一定電流ＩOUT が
流れたり、流れなかったりすることにより、電流セル回
路として機能している。
ゲート・ソース・オーバラップ容量を介し、電荷の移動
がＶG2に影響を与えることもなく、トランジスタ６のゲ
ートも常にＶG1一定にバイアスされる。トランジスタ
７，８のゲートはＶG2で、トランジスタ６のゲートはＶ
G1で常に一定バイアスされているので、切換信号ＶINに
よって、トランジスタ１５又はトランジスタ１６がオ
ン，オフするだけで、出力端子２１に一定電流ＩOUT が
流れたり、流れなかったりすることにより、電流セル回
路として機能している。
【００１８】図３は本発明の他の実施例の電流セル回路
を示す回路図である。
を示す回路図である。
【００１９】図３において、図１のＮチャネルトランジ
スタをそぞれＰチャルトランジスタに置き換えた場合の
回路図が示されている。
スタをそぞれＰチャルトランジスタに置き換えた場合の
回路図が示されている。
【００２０】構成及び動作は第１の実施例と同じなの
で、改めて説明することは、省く。
で、改めて説明することは、省く。
【００２１】
【発明の効果】以上説明したように、本発明は、例えば
トランジスタ８のゲート電位を直接ＶG2に接続した場
合、切換信号ＶINの切換タイミング時においても常にト
ランジスタ８のゲートはＶG2でバイアスされ、トランジ
スタ６のゲートもＶG1で一定にバイアスされることにな
り、ＩOUT のセットリングタイムが悪化することがな
く、高速化がはかれるという効果がある。
トランジスタ８のゲート電位を直接ＶG2に接続した場
合、切換信号ＶINの切換タイミング時においても常にト
ランジスタ８のゲートはＶG2でバイアスされ、トランジ
スタ６のゲートもＶG1で一定にバイアスされることにな
り、ＩOUT のセットリングタイムが悪化することがな
く、高速化がはかれるという効果がある。
【図１】本発明の一実施例の電流セル回路を示す回路図
である。
である。
【図２】従来の電流セル回路を示す回路図である。
【図３】本発明の他の実施例の電流セル回路を示す回路
図である。
図である。
１ 電圧源回路 ２ 電流源回路 ３ 抵抗素子 ４〜１６ ＭＯＳトランジスタ ２０ 電源端子 ２１ 出力端子 ２２ 切換信号入力端子 ２３ 切換信号の反転信号入力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 抵抗と第１，第２のトランジスタとの直
列体を有する電圧源回路と、第３，第４のトランジスタ
の直列体と第５，第６のトランジスタの直列体とを共通
接続して第７のトランジスタのソース又はドレイン電極
を接続し、前記第１のトランジスタのゲートを前記第
３，第５のトランジスタのゲートに接続し、前記第２の
トランジスタのゲートを前記第７のトランジスタのゲー
トに接続し、前記第５のトランジスタのソース又はドレ
インを出力端子に接続し、前記第６のトランジスタのゲ
ートを切換信号入力端子に接続し、前記第４のトランジ
スタのゲートを前記切換信号の反転信号入力端子に接続
したことを特徴とする電流セル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190489A JP2871902B2 (ja) | 1991-07-31 | 1991-07-31 | 電流セル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190489A JP2871902B2 (ja) | 1991-07-31 | 1991-07-31 | 電流セル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537380A true JPH0537380A (ja) | 1993-02-12 |
| JP2871902B2 JP2871902B2 (ja) | 1999-03-17 |
Family
ID=16258946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3190489A Expired - Lifetime JP2871902B2 (ja) | 1991-07-31 | 1991-07-31 | 電流セル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871902B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302591B1 (ko) * | 1998-09-02 | 2001-09-22 | 김영환 | 디지털/아날로그변환기 |
| KR100313496B1 (ko) * | 1998-08-22 | 2001-12-12 | 김영환 | 디지털/아나로그변환기 |
| KR101694247B1 (ko) * | 2015-11-27 | 2017-01-09 | 현대오트론 주식회사 | 차량용 배터리-그라운드 단락 방지 보호 회로 및 그 동작 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205913A (ja) * | 1989-07-27 | 1991-09-09 | Sgs Thomson Microelectron Sa | スイッチングマトリクス用交点装置 |
-
1991
- 1991-07-31 JP JP3190489A patent/JP2871902B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205913A (ja) * | 1989-07-27 | 1991-09-09 | Sgs Thomson Microelectron Sa | スイッチングマトリクス用交点装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313496B1 (ko) * | 1998-08-22 | 2001-12-12 | 김영환 | 디지털/아나로그변환기 |
| KR100302591B1 (ko) * | 1998-09-02 | 2001-09-22 | 김영환 | 디지털/아날로그변환기 |
| KR101694247B1 (ko) * | 2015-11-27 | 2017-01-09 | 현대오트론 주식회사 | 차량용 배터리-그라운드 단락 방지 보호 회로 및 그 동작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2871902B2 (ja) | 1999-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981201 |