JP2976439B2 - 多利得増幅器 - Google Patents
多利得増幅器Info
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- switch
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Description
【発明の詳細な説明】 「産業上の利用分野」 本発明は、利得を切り替えて使用する際に好適な多利
得増幅器に関する。
得増幅器に関する。
「従来の技術」 従来の多利得増幅器の回路図を第４図に示す。図にお
いて１はオペアンプであり、その出力信号電圧v0を出力
端子17に出力する。６、７、13および14は双方向性のア
ナログスイッチであり、各々図においてＣの符号を付し
たコントロール端と、符号を付していない一対の入出力
端とを具備する。これらのアナログスイッチにおいて
は、コントロール端に“1"レベルの信号を供給すると入
出力端間が導通状態になり、“0"レベルの信号を供給す
ると入出力端間が非導通状態になる。10は発振防止用コ
ンデンサである。図においてSC0およびSC1は一方が“1"
レベルとなると、他方が“0"レベルとなるように、相補
的に入力される制御信号である。制御信号SC0およびSC1
は各々アナログスイッチ６および７のコントロール端Ｃ
に供給されるとともに、各々インバータ11および12で反
転されて、アナログスイッチ13および14のコントロール
端Ｃに供給される。これにより、アナログスイッチ６お
よび13は相補的に導通または非導通状態になり、アナロ
グスイッチ７および14も同様に相補的に導通または非導
通状態になる。
いて１はオペアンプであり、その出力信号電圧v0を出力
端子17に出力する。６、７、13および14は双方向性のア
ナログスイッチであり、各々図においてＣの符号を付し
たコントロール端と、符号を付していない一対の入出力
端とを具備する。これらのアナログスイッチにおいて
は、コントロール端に“1"レベルの信号を供給すると入
出力端間が導通状態になり、“0"レベルの信号を供給す
ると入出力端間が非導通状態になる。10は発振防止用コ
ンデンサである。図においてSC0およびSC1は一方が“1"
レベルとなると、他方が“0"レベルとなるように、相補
的に入力される制御信号である。制御信号SC0およびSC1
は各々アナログスイッチ６および７のコントロール端Ｃ
に供給されるとともに、各々インバータ11および12で反
転されて、アナログスイッチ13および14のコントロール
端Ｃに供給される。これにより、アナログスイッチ６お
よび13は相補的に導通または非導通状態になり、アナロ
グスイッチ７および14も同様に相補的に導通または非導
通状態になる。
16は入力端子であり、外部から入力信号電圧viが印加
される。入力端子16と出力端子17との間には、抵抗器２
（抵抗値Ri0）と抵抗器４（抵抗値Rf0）とが直列に介挿
されており、同様に抵抗器３（抵抗値Ri1）と抵抗器５
（抵抗値Rf1）とが直列に介挿されている。アナログス
イッチ６および13は、オペアンプ１の反転入力端とアー
スとの間に順次直列に介挿されており、これらアナログ
スイッチ６と13との接続点は、抵抗器２と４との接続点
に接続されている。これと同様にアナログスイッチ７お
よび14はオペアンプ１の反転入力端とアースとの間に順
次直列に介挿されており、アナログスイッチ７と14との
接続点は抵抗器３と５との接続点に接続されている。
される。入力端子16と出力端子17との間には、抵抗器２
（抵抗値Ri0）と抵抗器４（抵抗値Rf0）とが直列に介挿
されており、同様に抵抗器３（抵抗値Ri1）と抵抗器５
（抵抗値Rf1）とが直列に介挿されている。アナログス
イッチ６および13は、オペアンプ１の反転入力端とアー
スとの間に順次直列に介挿されており、これらアナログ
スイッチ６と13との接続点は、抵抗器２と４との接続点
に接続されている。これと同様にアナログスイッチ７お
よび14はオペアンプ１の反転入力端とアースとの間に順
次直列に介挿されており、アナログスイッチ７と14との
接続点は抵抗器３と５との接続点に接続されている。
上記構成要素２、４、６、11、13は利得設定回路50を
構成し、構成要素３、５、７、12、14は利得設定回路51
を構成する。
構成し、構成要素３、５、７、12、14は利得設定回路51
を構成する。
上記構成において、制御信号SC0を“1"レベル、制御
信号SC1を“0"レベルに設定すると、アナログスイッチ
６および14は導通状態になり、アナログスイッチ７およ
び13は非導通状態になる。したがって、抵抗器２および
４がアナログスイッチ６を介してオペアンプ１の反転入
力端に接続され、抵抗器３および５がアナログスイッチ
14を介してアースに接続された状態になるので、入力端
子16から見た多利得増幅器の入力抵抗Riおよび電圧利得
G0は以下の通りになる。
信号SC1を“0"レベルに設定すると、アナログスイッチ
６および14は導通状態になり、アナログスイッチ７およ
び13は非導通状態になる。したがって、抵抗器２および
４がアナログスイッチ６を介してオペアンプ１の反転入
力端に接続され、抵抗器３および５がアナログスイッチ
14を介してアースに接続された状態になるので、入力端
子16から見た多利得増幅器の入力抵抗Riおよび電圧利得
G0は以下の通りになる。
Ri＝Ri0//Ri1 ＝Ri0Ri1/（Ri0＋Ri1） ‥‥（１） G0＝−Rf0/Ri0 ‥‥（２） また、信号SC0を“0"レベル、信号SC1を“1"レベルに
設定すると、入力抵抗Riは（１）式と同じ値になり、こ
のときの電圧利得G1は、 G1＝−Rf1/Ri1 ‥‥（３） になる。
設定すると、入力抵抗Riは（１）式と同じ値になり、こ
のときの電圧利得G1は、 G1＝−Rf1/Ri1 ‥‥（３） になる。
ところで第４図におけるアナログスイッチ６、７、13
および14はいわゆるＣ−MOS形のアナログスイッチであ
り、第２図に示すように構成されている。
および14はいわゆるＣ−MOS形のアナログスイッチであ
り、第２図に示すように構成されている。
第２図において20、21は各々ＰチャンネルおよびＮチャ
ンネルの電界効果トランジスタ（FET）であり、これら
のソース端およびドレイン端が入出力端子23、24に接続
されている。また、FET20、21のバックゲート端子には
正電圧VDDおよび負電圧VSSが各々印加されている。26は
コントロール端であり、外部から“1"レベルまたは“0"
レベルの制御信号SCが供給される。信号CSはFET20のゲ
ート端に供給されるとともに、インバータ25で反転され
てFET20のゲート21に供給される。
ンネルの電界効果トランジスタ（FET）であり、これら
のソース端およびドレイン端が入出力端子23、24に接続
されている。また、FET20、21のバックゲート端子には
正電圧VDDおよび負電圧VSSが各々印加されている。26は
コントロール端であり、外部から“1"レベルまたは“0"
レベルの制御信号SCが供給される。信号CSはFET20のゲ
ート端に供給されるとともに、インバータ25で反転され
てFET20のゲート21に供給される。
上記構成において、コントロール端26に“0"レベルの
信号SCが供給されると、FET21のゲート端に“0"レベル
の信号SCが供給されるとともにFET20のゲート端に“1"
レベルの信号が供給される。これにより、FET20、21が
非導通状態になるから、アナログスイッチが非導通状態
になる。一方、コントロール端26に“1"レベルの信号SC
が供給されると、FET21のゲート端に“1"レベルの信号S
Cが供給されるとともにFET20のゲート端に“0"レベルの
信号が供給される。これにより、FET20、21が導通状態
になるから、アナログスイッチが導通状態になる。
信号SCが供給されると、FET21のゲート端に“0"レベル
の信号SCが供給されるとともにFET20のゲート端に“1"
レベルの信号が供給される。これにより、FET20、21が
非導通状態になるから、アナログスイッチが非導通状態
になる。一方、コントロール端26に“1"レベルの信号SC
が供給されると、FET21のゲート端に“1"レベルの信号S
Cが供給されるとともにFET20のゲート端に“0"レベルの
信号が供給される。これにより、FET20、21が導通状態
になるから、アナログスイッチが導通状態になる。
ところで、アナログスイッチへの入力電圧の電位とア
ナログスイッチのソースの電位との関係がソースとバッ
クゲート（基盤）との間を逆バイアスにする状態では、
MOSトランジスタの閾電圧VTの実効値が大きくなり、ア
ナログスイッチのオン抵抗が大きくなるという効果（基
盤電圧効果）があり、入力電圧により、オン抵抗の変動
が大きくなるということがあった。この結果、第４図に
おいて、アナログスイッチ13と６および14と７の接続点
の電位が、流入電流によるオン抵抗部の電圧降下によ
り、接地電位より大きく上昇し、変動も大きくなる。一
方、アナログスイッチ６または７が導通状態では、オペ
アンプ１の反転入力端への流入電流が小さいので、電圧
降下は小さく、上記スイッチの接続点の電位はほとんど
設置電位である。この結果、アナログスイッチの切替え
時にアナログスイッチの接続点の電位が大きく変動する
ため、増幅器の応答が遅くなるという問題があった。
ナログスイッチのソースの電位との関係がソースとバッ
クゲート（基盤）との間を逆バイアスにする状態では、
MOSトランジスタの閾電圧VTの実効値が大きくなり、ア
ナログスイッチのオン抵抗が大きくなるという効果（基
盤電圧効果）があり、入力電圧により、オン抵抗の変動
が大きくなるということがあった。この結果、第４図に
おいて、アナログスイッチ13と６および14と７の接続点
の電位が、流入電流によるオン抵抗部の電圧降下によ
り、接地電位より大きく上昇し、変動も大きくなる。一
方、アナログスイッチ６または７が導通状態では、オペ
アンプ１の反転入力端への流入電流が小さいので、電圧
降下は小さく、上記スイッチの接続点の電位はほとんど
設置電位である。この結果、アナログスイッチの切替え
時にアナログスイッチの接続点の電位が大きく変動する
ため、増幅器の応答が遅くなるという問題があった。
この問題を解決するために第３図に示すアナログスイ
ッチが開発された。なお第３図において第２図の各部に
対応する部分には、同一の符号を付し、説明を省略す
る。図において39は基盤電圧効果補償回路であり。FET3
2、33、34とインバータ30とにより構成されている。FET
32、33のドレイン端、FET34のソース端およびFET21のバ
ックゲート端は相互に接続されている。また、コントロ
ール端26はFET34のゲート端に接続されるとともに、イ
ンバータ30を介してFET32、33のゲート端に接続されて
いる。FET33、34のソース端は入出力端24に接続されて
おり、FET32のソース端およびバッグゲート端には負電
圧VSSが印加されている。また、FET33のバックゲート端
には正電圧VDDが印加されている。
ッチが開発された。なお第３図において第２図の各部に
対応する部分には、同一の符号を付し、説明を省略す
る。図において39は基盤電圧効果補償回路であり。FET3
2、33、34とインバータ30とにより構成されている。FET
32、33のドレイン端、FET34のソース端およびFET21のバ
ックゲート端は相互に接続されている。また、コントロ
ール端26はFET34のゲート端に接続されるとともに、イ
ンバータ30を介してFET32、33のゲート端に接続されて
いる。FET33、34のソース端は入出力端24に接続されて
おり、FET32のソース端およびバッグゲート端には負電
圧VSSが印加されている。また、FET33のバックゲート端
には正電圧VDDが印加されている。
上記構成によれば、コントロール端26に“1"レベルの
信号SCが供給されると、FET33、34が導通状態になり、
入出力端24に印加された電圧V1がFET33、34を介してFET
21のバックゲート端に印加される。これにより、FET21
の基盤電圧効果によるインピーダンスの増加を補正する
ことができる。また、コントロール端26に“0"レベルの
信号を供給すると、FET33および34は非導通状態にな
り、FET32は導通状態になる。したがって、バックゲー
ト端31には負電圧VSSが印加される。
信号SCが供給されると、FET33、34が導通状態になり、
入出力端24に印加された電圧V1がFET33、34を介してFET
21のバックゲート端に印加される。これにより、FET21
の基盤電圧効果によるインピーダンスの増加を補正する
ことができる。また、コントロール端26に“0"レベルの
信号を供給すると、FET33および34は非導通状態にな
り、FET32は導通状態になる。したがって、バックゲー
ト端31には負電圧VSSが印加される。
上記動作によれば、第４図におけるアナログスイッチ
６、７、13および14を、第３図に示すように構成すれ
ば、前述した基盤電圧効果による影響を小さくすること
ができる。すなわち、入力信号電圧viが変化したとき
の、アナログスイッチ13および14のインピーダンスの値
とその変動が小さくなる。このため、アナログスイッチ
６と13、７と14の接続点の電位が接地電位にほぼ近く、
変動が小さくなるので、アナログスイッチの切替り時の
増幅器応答が速くなる。
６、７、13および14を、第３図に示すように構成すれ
ば、前述した基盤電圧効果による影響を小さくすること
ができる。すなわち、入力信号電圧viが変化したとき
の、アナログスイッチ13および14のインピーダンスの値
とその変動が小さくなる。このため、アナログスイッチ
６と13、７と14の接続点の電位が接地電位にほぼ近く、
変動が小さくなるので、アナログスイッチの切替り時の
増幅器応答が速くなる。
「発明が解決しようとする課題」 ところで第３図に示すアナログスイッチにおいては、
コントロール端26に供給する制御信号SCを“0"レベルか
ら“1"レベルに変化させると、FET21のバックゲート端
に印加される電圧が、電圧VSSからV1に急激に変化す
る。急激に変化することにより、FET21のゲート・チャ
ンネル間の接合容量に蓄えられた電荷が急激に放電され
るから、入出力端23および24にスパイク状のノイズが現
れるという問題があった。
コントロール端26に供給する制御信号SCを“0"レベルか
ら“1"レベルに変化させると、FET21のバックゲート端
に印加される電圧が、電圧VSSからV1に急激に変化す
る。急激に変化することにより、FET21のゲート・チャ
ンネル間の接合容量に蓄えられた電荷が急激に放電され
るから、入出力端23および24にスパイク状のノイズが現
れるという問題があった。
すなわち、第４図に示す多利得増幅器においては、ア
ナログスイッチ６、７、13および14を第２図で示すよう
に構成すると、アナログスイッチのオン抵抗の値とその
変動が大きくなり、その結果、アナログスイッチ６と13
および７と14の接続点の電位がアナログスイッチの導
通、非導通時に変化するという問題があり、これらのア
ナログスイッチを第３図に示すように構成すると、スパ
イク状のノイズが発生するという問題があった。
ナログスイッチ６、７、13および14を第２図で示すよう
に構成すると、アナログスイッチのオン抵抗の値とその
変動が大きくなり、その結果、アナログスイッチ６と13
および７と14の接続点の電位がアナログスイッチの導
通、非導通時に変化するという問題があり、これらのア
ナログスイッチを第３図に示すように構成すると、スパ
イク状のノイズが発生するという問題があった。
本発明の目的は、アナログスイッチ６と13および７と
14との接続点の電位がスイッチの導通、非導通時でほぼ
一定であるとともに、スパイクノイズを発生しない多利
得増幅器を提供することである。
14との接続点の電位がスイッチの導通、非導通時でほぼ
一定であるとともに、スパイクノイズを発生しない多利
得増幅器を提供することである。
「課題を解決するための手段」 上記課題を解決するために、請求項１記載の発明は、
入力端子と、反転入力端に供給された信号を反転増幅し
て出力端子に出力する増幅器と、前記入力端子と前記出
力端子との間に順次直列に介挿された第１および第２の
抵抗器と、アースと前記反転入力端との間に順次直列に
接続された第１および第２のCMOS形アナログスイッチと
を具備し、前記第１および第２の抵抗器の接続点を前記
第１および第２のCMOS形アナログスイッチの接続点とを
接続して成る利得設定回路とを具備し、前記第２のCMOS
形アナログスイッチのいずれかを択一的にオンとし、こ
れに接続される前記第１のCMOS形アナログスイッチを相
補的にオフとすることにより前記増幅器による電圧利得
を可変制御する多利得増幅器において、前記第１のCMOS
形アナログスイッチに、その入出力端間の基盤電圧効果
によるインピーダンスの変動を補正する基盤効果補償回
路を具備するCMOS形アナログスイッチを使用し、前記第
２のCMOS形アナログスイッチに、前記基盤効果補償回路
を具備しないCMOS形アナログスイッチを使用したことを
特徴としている。
入力端子と、反転入力端に供給された信号を反転増幅し
て出力端子に出力する増幅器と、前記入力端子と前記出
力端子との間に順次直列に介挿された第１および第２の
抵抗器と、アースと前記反転入力端との間に順次直列に
接続された第１および第２のCMOS形アナログスイッチと
を具備し、前記第１および第２の抵抗器の接続点を前記
第１および第２のCMOS形アナログスイッチの接続点とを
接続して成る利得設定回路とを具備し、前記第２のCMOS
形アナログスイッチのいずれかを択一的にオンとし、こ
れに接続される前記第１のCMOS形アナログスイッチを相
補的にオフとすることにより前記増幅器による電圧利得
を可変制御する多利得増幅器において、前記第１のCMOS
形アナログスイッチに、その入出力端間の基盤電圧効果
によるインピーダンスの変動を補正する基盤効果補償回
路を具備するCMOS形アナログスイッチを使用し、前記第
２のCMOS形アナログスイッチに、前記基盤効果補償回路
を具備しないCMOS形アナログスイッチを使用したことを
特徴としている。
また、請求項２記載の発明は、請求項１記載の発明に
おいて、前記第２のCMOS形アナログスイッチは、自スイ
ッチの入出力端の間を同時に導通／非導通状態とする第
１のＮチャンネルFETおよび第１のＰチャンネルFETを有
し、前記第１のCMOS形アナログスイッチは、前記第２の
CMOS形アナログスイッチと相補的に、自スイッチの入出
力端の間を同時に非導通／導通状態とする第２のＮチャ
ンネルFETおよび第２のＰチャンネルFETと、前記第２の
CMOS形アナログスイッチと相補的に、自スイッチの入出
力端の一端と前記第２のＮチャンネルFETのバックゲー
ト端の間を同時に非導通／導通状態とする第３のＮチャ
ンネルFETおよび第３のＰチャンネルFETと、該第３のＮ
チャンネルFETおよび該第３のＰチャンネルFETと相補的
に、所定の負電圧と前記第２のＮチャンネルFETのバッ
クゲート端の間を導通／非導通状態とする第４のＮチャ
ンネルFETとを有し、前記第１〜第３のＰチャンネルFET
のバックゲート端には所定の正電圧を印加し、前記第１
及び第４のＮチャンネルFETのバックゲート端には前記
負電圧を印加し、前記第３のＮチャンネルFETのバック
ゲート端を該FETのソース端に接続したことを特徴とし
ている。
おいて、前記第２のCMOS形アナログスイッチは、自スイ
ッチの入出力端の間を同時に導通／非導通状態とする第
１のＮチャンネルFETおよび第１のＰチャンネルFETを有
し、前記第１のCMOS形アナログスイッチは、前記第２の
CMOS形アナログスイッチと相補的に、自スイッチの入出
力端の間を同時に非導通／導通状態とする第２のＮチャ
ンネルFETおよび第２のＰチャンネルFETと、前記第２の
CMOS形アナログスイッチと相補的に、自スイッチの入出
力端の一端と前記第２のＮチャンネルFETのバックゲー
ト端の間を同時に非導通／導通状態とする第３のＮチャ
ンネルFETおよび第３のＰチャンネルFETと、該第３のＮ
チャンネルFETおよび該第３のＰチャンネルFETと相補的
に、所定の負電圧と前記第２のＮチャンネルFETのバッ
クゲート端の間を導通／非導通状態とする第４のＮチャ
ンネルFETとを有し、前記第１〜第３のＰチャンネルFET
のバックゲート端には所定の正電圧を印加し、前記第１
及び第４のＮチャンネルFETのバックゲート端には前記
負電圧を印加し、前記第３のＮチャンネルFETのバック
ゲート端を該FETのソース端に接続したことを特徴とし
ている。
「作用」 いずれかの利得設定回路の第２のCMOS形アナログスイ
ッチをオンとすると、他の利得設定回路の第２のCMOS形
アナログスイッチはオフとなる。また、各第１のCMOS形
アナログスイッチは対応する第２のCMOS形アナログスイ
ッチと相補的オン／オフする。こうすることで、増幅器
による電圧利得が可変制御される。そして、オンとなっ
た第２のCMOS形アナログスイッチに接続された第１およ
び第２の抵抗器は増幅器の反転入力端子に接続された状
態になり、これら第１および第２の抵抗器の抵抗値の比
によって多利得増幅器の利得が設定される。また、他の
利得設定回路に接続された第１の抵抗器は、各々対応す
る第１のCMOS形アナログスイッチを介してアースに接続
される。
ッチをオンとすると、他の利得設定回路の第２のCMOS形
アナログスイッチはオフとなる。また、各第１のCMOS形
アナログスイッチは対応する第２のCMOS形アナログスイ
ッチと相補的オン／オフする。こうすることで、増幅器
による電圧利得が可変制御される。そして、オンとなっ
た第２のCMOS形アナログスイッチに接続された第１およ
び第２の抵抗器は増幅器の反転入力端子に接続された状
態になり、これら第１および第２の抵抗器の抵抗値の比
によって多利得増幅器の利得が設定される。また、他の
利得設定回路に接続された第１の抵抗器は、各々対応す
る第１のCMOS形アナログスイッチを介してアースに接続
される。
本発明にあっては、第２のCMOS形アナログスイッチは
基盤効果補償回路を具備していないから、ここでスパイ
ク状のノイズは発生しない。一方、第１のCMOS形アナロ
グスイッチは基盤効果補償回路を具備しているので、そ
のインピーダンスの値とその変動が小さい。また、第１
のCMOS形アナログスイッチは基盤効果補償回路を具備し
ていることにより、スパイク状のノイズを発生すること
もあるが、これら第１のCMOS形アナログスイッチは増幅
器に接続されていないので、増幅器にノイズが印加され
ない。
基盤効果補償回路を具備していないから、ここでスパイ
ク状のノイズは発生しない。一方、第１のCMOS形アナロ
グスイッチは基盤効果補償回路を具備しているので、そ
のインピーダンスの値とその変動が小さい。また、第１
のCMOS形アナログスイッチは基盤効果補償回路を具備し
ていることにより、スパイク状のノイズを発生すること
もあるが、これら第１のCMOS形アナログスイッチは増幅
器に接続されていないので、増幅器にノイズが印加され
ない。
「実施例」 次に本発明の実施例を図面を参照し説明する。
第１図は本発明の第１の実施例の電気的構成を示すブ
ロック図である。なお、図において第４図の各部に対応
する部分には、同一の符号を付し、その説明を省略す
る。図において６および７は基盤効果補償回路を具備し
ないアナログスイッチ（第２図参照）であり、８および
９は基盤効果補償回路39を具備するアナログスイッチ
（第３図参照）である。上記以外の構成は第４図と同じ
である。また、構成要素２、４、６、８、11は利得設定
回路52を構成し、構成要素３、５、７、９、12は利得設
定回路53を構成している。
ロック図である。なお、図において第４図の各部に対応
する部分には、同一の符号を付し、その説明を省略す
る。図において６および７は基盤効果補償回路を具備し
ないアナログスイッチ（第２図参照）であり、８および
９は基盤効果補償回路39を具備するアナログスイッチ
（第３図参照）である。上記以外の構成は第４図と同じ
である。また、構成要素２、４、６、８、11は利得設定
回路52を構成し、構成要素３、５、７、９、12は利得設
定回路53を構成している。
上記構成において信号SC0を“1"レベル、信号SC1を
“0"レベルにすると、第４図と同様にアナログスイッチ
６および９は導通状態となり、アナログスイッチ７およ
び８は非導通状態となる。このときアナログスイッチ８
および９は、基盤効果補償回路39を具備したことによ
り、スパイク状のノイズを発生することもある。しか
し、これらのアナログスイッチはオペアンプ１には接続
されていないので、オペアンプ１にはこのノイズが入力
されない。また、アナログスイッチ９は基盤効果補償回
路39を具備しているので、アナログスイッチ９のオン抵
抗の値と変動は小さく、そのため、アナログスイッチ８
と６、９と７の接続点の電位は、ほとんど接地電位に近
く、変動も小さくなる。一方、抵抗器２に接続されたア
ナログスイッチ６は、基盤効果補償回路を具備していな
いから、入力電圧viによって、そのインピーダンスが変
化する。しかし、オペアンプ１の入力抵抗が大きいか
ら、アナログスイッチ６に流れる電流は希少である。し
たがって、アナログスイッチ８と６、９と７の接続点の
電位は、ほとんど仮想接地電位の値に近くなっている。
したがって、上記構成によれば、アナログスイッチの切
替えによる接続点の電位変動が少ないので、応答が速い
メリットがある。
“0"レベルにすると、第４図と同様にアナログスイッチ
６および９は導通状態となり、アナログスイッチ７およ
び８は非導通状態となる。このときアナログスイッチ８
および９は、基盤効果補償回路39を具備したことによ
り、スパイク状のノイズを発生することもある。しか
し、これらのアナログスイッチはオペアンプ１には接続
されていないので、オペアンプ１にはこのノイズが入力
されない。また、アナログスイッチ９は基盤効果補償回
路39を具備しているので、アナログスイッチ９のオン抵
抗の値と変動は小さく、そのため、アナログスイッチ８
と６、９と７の接続点の電位は、ほとんど接地電位に近
く、変動も小さくなる。一方、抵抗器２に接続されたア
ナログスイッチ６は、基盤効果補償回路を具備していな
いから、入力電圧viによって、そのインピーダンスが変
化する。しかし、オペアンプ１の入力抵抗が大きいか
ら、アナログスイッチ６に流れる電流は希少である。し
たがって、アナログスイッチ８と６、９と７の接続点の
電位は、ほとんど仮想接地電位の値に近くなっている。
したがって、上記構成によれば、アナログスイッチの切
替えによる接続点の電位変動が少ないので、応答が速い
メリットがある。
なお、本実施例は（２）式および（３）式で示す２利
得G0およびG1を随時選択して使用するものであるが、抵
抗器およびアナログスイッチ等を適宜追加することによ
り、３段以上の利得を選択できるように構成することも
できる。
得G0およびG1を随時選択して使用するものであるが、抵
抗器およびアナログスイッチ等を適宜追加することによ
り、３段以上の利得を選択できるように構成することも
できる。
「発明の効果」 以上説明した通り、本発明によれば、入力インピーダ
ンスがほぼ一定であるとともに、スパイクノイズを発生
しない多利得増幅器を提供できる。
ンスがほぼ一定であるとともに、スパイクノイズを発生
しない多利得増幅器を提供できる。
第１図は本発明の一実施例の回路図、第２図は第１図に
おけるアナログスイッチ６および７の回路図、第３図は
第１図におけるアナログスイッチ８および９の回路図、
第４図は従来の多利得増幅器の回路図である。 １……オペアンプ（増幅器）、2.3……抵抗器（第１の
抵抗器）、4.5……抵抗器（第２の抵抗器）、6.7……ア
ナログスイッチ（第２のスイッチ）、8.9……アナログ
スイッチ（第１のスイッチ）、16……入力端子、17……
出力端子、39……基盤効果補償回路、52.53……利得設
定回路。
おけるアナログスイッチ６および７の回路図、第３図は
第１図におけるアナログスイッチ８および９の回路図、
第４図は従来の多利得増幅器の回路図である。 １……オペアンプ（増幅器）、2.3……抵抗器（第１の
抵抗器）、4.5……抵抗器（第２の抵抗器）、6.7……ア
ナログスイッチ（第２のスイッチ）、8.9……アナログ
スイッチ（第１のスイッチ）、16……入力端子、17……
出力端子、39……基盤効果補償回路、52.53……利得設
定回路。
Claims (2)
- 【請求項１】（ａ）入力端子と、 （ｂ）反転入力端に供給された信号を反転増幅して出力
端子に出力する増幅器と、 （ｃ）前記入力端子と前記出力端子との間に順次直列に
介挿された第１および第２の抵抗器と、アースと前記反
転入力端との間に順次直列に接続された第１および第２
のCMOS形アナログスイッチとを具備し、前記第１および
第２の抵抗器の接続点を前記第１および第２のCMOS形ア
ナログスイッチの接続点とを接続して成る利得設定回路
と を具備し、前記第２のCMOS形アナログスイッチのいずれ
かを択一的にオンとし、これに接続される前記第１のCM
OS形アナログスイッチを相補的にオフとすることにより
前記増幅器による電圧利得を可変制御する多利得増幅器
において、 前記第１のCMOS形アナログスイッチに、その入出力端間
の基盤電圧効果によるインピーダンスの変動を補正する
基盤効果補償回路を具備するCMOS形アナログスイッチを
使用し、前記第２のCMOS形アナログスイッチに、前記基
盤効果補償回路を具備しないCMOS形アナログスイッチを
使用したことを特徴とする多利得増幅器。 - 【請求項２】前記第２のCMOS形アナログスイッチは、自
スイッチの入出力端の間を同時に導通／非導通状態とす
る第１のＮチャンネルFETおよび第１のＰチャンネルFET
を有し、 前記第１のCMOS形アナログスイッチは、前記第２のCMOS
形アナログスイッチと相補的に、自スイッチの入出力端
の間を同時に非導通／導通状態とする第２のＮチャンネ
ルFETおよび第２のＰチャンネルFETと、前記第２のCMOS
形アナログスイッチと相補的に、自スイッチの入出力端
の一端と前記第２のＮチャンネルFETのバックゲート端
の間を同時に非導通／導通状態とする第３のＮチャンネ
ルFETおよび第３のＰチャンネルFETと、該第３のＮチャ
ンネルFETおよび該第３のＰチャンネルFETと相補的に、
所定の負電圧と前記第２のＮチャンネルFETのバックゲ
ート端の間を導通／非導通状態とする第４のＮチャンネ
ルFETとを有し、 前記第１〜第３のＰチャンネルFETのバックゲート端に
は所定の正電圧を印加し、前記第１及び第４のＮチャン
ネルFETのバックゲート端には前記負電圧を印加し、前
記第３のＮチャンネルFETのバックゲート端を該FETのソ
ース端に接続したことを特徴とする請求項１記載の多利
得増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148008A JP2976439B2 (ja) | 1989-06-09 | 1989-06-09 | 多利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148008A JP2976439B2 (ja) | 1989-06-09 | 1989-06-09 | 多利得増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0313005A JPH0313005A (ja) | 1991-01-22 |
| JP2976439B2 true JP2976439B2 (ja) | 1999-11-10 |
Family
ID=15443045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148008A Expired - Fee Related JP2976439B2 (ja) | 1989-06-09 | 1989-06-09 | 多利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976439B2 (ja) |
-
1989
- 1989-06-09 JP JP1148008A patent/JP2976439B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0313005A (ja) | 1991-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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