JPH0160973B2 - - Google Patents
Info
- Publication number
- JPH0160973B2 JPH0160973B2 JP55097666A JP9766680A JPH0160973B2 JP H0160973 B2 JPH0160973 B2 JP H0160973B2 JP 55097666 A JP55097666 A JP 55097666A JP 9766680 A JP9766680 A JP 9766680A JP H0160973 B2 JPH0160973 B2 JP H0160973B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- input
- voltage
- output
- fets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 4
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 5
- 101150079361 fet5 gene Proteins 0.000 description 5
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 101150073536 FET3 gene Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタを制御するため
のTTLレベル変換器に関する。
のTTLレベル変換器に関する。
最近のデータ処理システムは電界効果トランジ
スタ（FET）を用いたメイン・メモリを用いて
いるが、バイポーラ・トランジスタの方が動作速
度が速いため、これらのメイン・メモリはしばし
ば、バイポーラ・トランジスタで構成された論理
回路によつて制御される。従つてバイポーラ回路
とFET回路の境界では常にレベル変換の問題が
生じる。
スタ（FET）を用いたメイン・メモリを用いて
いるが、バイポーラ・トランジスタの方が動作速
度が速いため、これらのメイン・メモリはしばし
ば、バイポーラ・トランジスタで構成された論理
回路によつて制御される。従つてバイポーラ回路
とFET回路の境界では常にレベル変換の問題が
生じる。
バイポーラ・トランジスタを用いたデイジタル
回路に典型的な電圧レベル・システムはいわゆる
TTLレベル・システムであり、一方の２進状態
例えば論理“０”は０乃至0.8Vの電圧によつて
表わされ、他方の２進状態例えば論理“１”は約
2.0V乃至最大動作電圧例えば5.5Vの電圧によつ
て表わされる。これに対してFET回路の高い方
の典型的な制御電圧レベルはもつと高く、例えば
8.5Vである。
回路に典型的な電圧レベル・システムはいわゆる
TTLレベル・システムであり、一方の２進状態
例えば論理“０”は０乃至0.8Vの電圧によつて
表わされ、他方の２進状態例えば論理“１”は約
2.0V乃至最大動作電圧例えば5.5Vの電圧によつ
て表わされる。これに対してFET回路の高い方
の典型的な制御電圧レベルはもつと高く、例えば
8.5Vである。
IEEE Journal of Solid−State Circuits、
Vo1.SC−13、No.３、pp.333〜338はTTLレベル
をFETレベルに変換するための回路を示してい
る。この変換回路で用いられているFETは低い
方のTTL信号レベルの最大値0.8V付近のスレシ
ヨルド電圧VTを示す。TTLレベルにノイズ・パ
ルスが加えられたとき入力FETが誤まつて導通
状態になるのを防止するため、分圧器によつてソ
ース電位が上げられる。従つて入力FETは印加
される信号がそのソース・バイアスとそのスレシ
ヨルド電圧との和よりも高くなつたときだけ導通
する。この技術によれば入力FETのスイツチン
グ特性に与えるノイズ・パルスの影響を除くこと
ができるが、入力FETは入力信号電圧が例えば
1.5Vにならなければ導通を開始せず、最悪の場
合は高い方のTTL信号レベルである2.0Vでもわ
ずかしか導通しない。この問題は高い方のTTL
信号レベルの最小値を大きくすることによつて補
償できるが、この場合レベル変換器は通常の
TTLレベルの限界値0.8V及び2.0Vでは動作でき
ないことになる。更にこの従来の変換回路では
FETのスレシヨルド電圧が一定であることが好
適な動作のための条件であるが、現実にはFET
のスレシヨルド電圧は製造トレランスの結果とし
て変わりうる。
Vo1.SC−13、No.３、pp.333〜338はTTLレベル
をFETレベルに変換するための回路を示してい
る。この変換回路で用いられているFETは低い
方のTTL信号レベルの最大値0.8V付近のスレシ
ヨルド電圧VTを示す。TTLレベルにノイズ・パ
ルスが加えられたとき入力FETが誤まつて導通
状態になるのを防止するため、分圧器によつてソ
ース電位が上げられる。従つて入力FETは印加
される信号がそのソース・バイアスとそのスレシ
ヨルド電圧との和よりも高くなつたときだけ導通
する。この技術によれば入力FETのスイツチン
グ特性に与えるノイズ・パルスの影響を除くこと
ができるが、入力FETは入力信号電圧が例えば
1.5Vにならなければ導通を開始せず、最悪の場
合は高い方のTTL信号レベルである2.0Vでもわ
ずかしか導通しない。この問題は高い方のTTL
信号レベルの最小値を大きくすることによつて補
償できるが、この場合レベル変換器は通常の
TTLレベルの限界値0.8V及び2.0Vでは動作でき
ないことになる。更にこの従来の変換回路では
FETのスレシヨルド電圧が一定であることが好
適な動作のための条件であるが、現実にはFET
のスレシヨルド電圧は製造トレランスの結果とし
て変わりうる。
本発明の目的はFETのスレシヨルド電圧に関
係なく確実に動作するTTLレベル変換回路を提
供することである。
係なく確実に動作するTTLレベル変換回路を提
供することである。
第１図は本発明のレベル変換器を示しており、
ここでは普通のＮチヤネルMOS FETが用いら
れ、動作電圧VHは典型的な場合で約＋8.5Vであ
る。勿論本発明は他の導電型のFETを用いたり、
他の動作電圧を用いても実施できる。
ここでは普通のＮチヤネルMOS FETが用いら
れ、動作電圧VHは典型的な場合で約＋8.5Vであ
る。勿論本発明は他の導電型のFETを用いたり、
他の動作電圧を用いても実施できる。
第１図の回路の右側の部分は公知のインバータ
型FETブートストラツプ電力増幅器であり、
FET７，８のインバータ段及びFET１０，１１
のインバータ段が並列に設けられており、前段の
インバータ回路にブートストラツプ・コンデンサ
Ｃ２が設けられている。この電力増幅器は第１図
の左側に示されている本発明のレベル変換器の出
力Ｏ１によつて制御される。本発明のレベル変換
器は次に述べるように、ノイズ・パルスの影響を
受けず且つ入力FETのスレシヨルド電圧に依存
しない。
型FETブートストラツプ電力増幅器であり、
FET７，８のインバータ段及びFET１０，１１
のインバータ段が並列に設けられており、前段の
インバータ回路にブートストラツプ・コンデンサ
Ｃ２が設けられている。この電力増幅器は第１図
の左側に示されている本発明のレベル変換器の出
力Ｏ１によつて制御される。本発明のレベル変換
器は次に述べるように、ノイズ・パルスの影響を
受けず且つ入力FETのスレシヨルド電圧に依存
しない。
本発明のレベル変換器は入力Ｉと出力Ｏ１の間
に接続された伝送／隔離用入力FET１、入力Ｉ
と電圧VHの間に直列に接続された伝送／隔離用
入力FET２及び負荷FET３を有する。FET２と
FET３の接続点はソース・フオロアとして動作
する出力負荷FET６を制御する。２つの入力
FET１，２のゲート電極は一緒に接続され、高
い方のTTL信号レベルの最小値例えば2.0Vと入
力FETのスレシヨルド電圧VT（ここではすべて
のFETが同じスレシヨルド電圧を持つものとす
る）との和に対応する基準電圧VGを受取る。基
準電圧VGは同じ半導体チツプに設けられる分圧
器によつて普通に発生される。例えばこの分圧器
は、負荷装置と、スレシヨルド電圧VTの電圧降
下を与えるようにゲート電極とドレイン電極を短
絡したFETダイオードとを直列接続し、そのソ
ース電圧を抵抗分圧器によつて高い方のTTL信
号レベルの最小値2.0Vに設定することによつて
構成できる。２つのFET１，２の共通ソース電
極は変換されるべきTTL信号レベルが印加され
る入力端子Ｉを表わす。出力負荷FET６のドレ
イン電極は動作電圧VHに接続され、そのソース
電極は放電用FET５のドレインに接続され出力
Ｏ１を与えている。FET５のソースはアースに
接続されている。FET３、FETダイオード４、
コンデンサＣ１はFET２に対する負荷装置を形
成している。
に接続された伝送／隔離用入力FET１、入力Ｉ
と電圧VHの間に直列に接続された伝送／隔離用
入力FET２及び負荷FET３を有する。FET２と
FET３の接続点はソース・フオロアとして動作
する出力負荷FET６を制御する。２つの入力
FET１，２のゲート電極は一緒に接続され、高
い方のTTL信号レベルの最小値例えば2.0Vと入
力FETのスレシヨルド電圧VT（ここではすべて
のFETが同じスレシヨルド電圧を持つものとす
る）との和に対応する基準電圧VGを受取る。基
準電圧VGは同じ半導体チツプに設けられる分圧
器によつて普通に発生される。例えばこの分圧器
は、負荷装置と、スレシヨルド電圧VTの電圧降
下を与えるようにゲート電極とドレイン電極を短
絡したFETダイオードとを直列接続し、そのソ
ース電圧を抵抗分圧器によつて高い方のTTL信
号レベルの最小値2.0Vに設定することによつて
構成できる。２つのFET１，２の共通ソース電
極は変換されるべきTTL信号レベルが印加され
る入力端子Ｉを表わす。出力負荷FET６のドレ
イン電極は動作電圧VHに接続され、そのソース
電極は放電用FET５のドレインに接続され出力
Ｏ１を与えている。FET５のソースはアースに
接続されている。FET３、FETダイオード４、
コンデンサＣ１はFET２に対する負荷装置を形
成している。
第１図の回路は次のように動作する。入力Ｉに
低い方のTTL信号レベル例えば0.8Vが印加され
たときFET１，２の共通のゲート・ソース電圧
VGSはこれらのスレシヨルド電圧よりも高いか
らFET１，２が導通する。制御電圧VGS−VT
はゲート電位VG、ソース電位VS及びスレシヨ
ルド電圧VTから得られる。即ち、 VGS−VT＝VG−VS−VT＝2.0V＋VT−0.8−
VT＝1.2V 上式から、入力FETの導通度を決める実効ゲ
ート・ソース電圧VGS−VTがスレシヨルド電圧
に依存しないことがわかる。この状態のとき、電
流はFET３，４及びフイードバツク・コンデン
サＣ１よりなるブートストラツプ負荷装置からス
イツチ・オンのFET２を介して供給される。
FET２，３の直列回路の分圧作用により、入力
FET２のドレイン電位従つて出力FET６のゲー
ト電位は0.8Vの入力レベルよりわずかに高いが
FET６を非導通にするのに十分な低い値になる。
また後述するようにFET１，５の分圧作用の結
果としてFET６のソース電極は約0.5V以下の電
圧にならないから即ちアース電位まで下がらない
から、このこともFET６を確実にオフにする働
きをする。FET１は低い方の入力TTLレベルを
レベル変換器の出力Ｏ１へ伝送する。このこと
は、もし出力Ｏ１が前に充電されていたならば出
力Ｏ１が、電力増幅器の出力Ｏ２，Ｏ３に電位
VHが現われる程度まで放電することを意味す
る。出力Ｏ１の放電動作を支持し電力増幅器のス
イツチング速度を高めるため、FET５はもう１
つの放電FETとして働く。FET５のゲートは電
力増幅器の出力Ｏ２の出力電圧によつて直接に制
御される。この出力電圧がスレシヨルド電圧を越
えるとFET５が導通し、駆動FET７，１０のゲ
ート電圧の減少を加速する。これにより出力電圧
の増加が加速され、ひいては出力Ｏ１の放電を加
速する。この正フイードバツクにより、0.8Vの
TTL信号レベルが入力Ｉに印加されたとき出力
Ｏ１は確実に、スレシヨルド電圧の下限値である
0.5Vよりも低いレベルになる。
低い方のTTL信号レベル例えば0.8Vが印加され
たときFET１，２の共通のゲート・ソース電圧
VGSはこれらのスレシヨルド電圧よりも高いか
らFET１，２が導通する。制御電圧VGS−VT
はゲート電位VG、ソース電位VS及びスレシヨ
ルド電圧VTから得られる。即ち、 VGS−VT＝VG−VS−VT＝2.0V＋VT−0.8−
VT＝1.2V 上式から、入力FETの導通度を決める実効ゲ
ート・ソース電圧VGS−VTがスレシヨルド電圧
に依存しないことがわかる。この状態のとき、電
流はFET３，４及びフイードバツク・コンデン
サＣ１よりなるブートストラツプ負荷装置からス
イツチ・オンのFET２を介して供給される。
FET２，３の直列回路の分圧作用により、入力
FET２のドレイン電位従つて出力FET６のゲー
ト電位は0.8Vの入力レベルよりわずかに高いが
FET６を非導通にするのに十分な低い値になる。
また後述するようにFET１，５の分圧作用の結
果としてFET６のソース電極は約0.5V以下の電
圧にならないから即ちアース電位まで下がらない
から、このこともFET６を確実にオフにする働
きをする。FET１は低い方の入力TTLレベルを
レベル変換器の出力Ｏ１へ伝送する。このこと
は、もし出力Ｏ１が前に充電されていたならば出
力Ｏ１が、電力増幅器の出力Ｏ２，Ｏ３に電位
VHが現われる程度まで放電することを意味す
る。出力Ｏ１の放電動作を支持し電力増幅器のス
イツチング速度を高めるため、FET５はもう１
つの放電FETとして働く。FET５のゲートは電
力増幅器の出力Ｏ２の出力電圧によつて直接に制
御される。この出力電圧がスレシヨルド電圧を越
えるとFET５が導通し、駆動FET７，１０のゲ
ート電圧の減少を加速する。これにより出力電圧
の増加が加速され、ひいては出力Ｏ１の放電を加
速する。この正フイードバツクにより、0.8Vの
TTL信号レベルが入力Ｉに印加されたとき出力
Ｏ１は確実に、スレシヨルド電圧の下限値である
0.5Vよりも低いレベルになる。
入力Ｉが高い方のTTL信号レベル例えば2.0V
になつたときは、FET１，２のゲート・ソース
電圧VGSはスレシヨルド電圧VTを越えないから
FET１，２は非導通である。これは次のように
表わされる。
になつたときは、FET１，２のゲート・ソース
電圧VGSはスレシヨルド電圧VTを越えないから
FET１，２は非導通である。これは次のように
表わされる。
VGS−VT＝VG−VS−VT＝2.0V＋VT
−2.0V−VT＝０ 出力負荷FET６のゲート電極は入力から隔離
され、そしてFET３，４及びコンデンサＣ１よ
りなるブートストラツプ負荷装置において電圧
VHに迅速に充電される。従つてソース・フオロ
アとして動作するFET６がオンになり、出力Ｏ
１には動作電圧VH−FET６のスレシヨルド電圧
VTの電圧が生じる。従つて2.0Vの高い方の
TTLレベルはFETのスレシヨルド電圧VTの上
限値1.5Vよりも高いほぼ7Vの電圧VH−VTに迅
速に変換される。このときFET７，１０は深く
導通し、アース電位よりもわずかだけ高い電位を
出力Ｏ２，Ｏ３に発生する。この電位はFET５
のゲートにフイードバツクされるから、FET５
は非導通である。従つて本発明のレベル変換器は
高い方のTTL信号レベルが印加されるときDC電
力を消費しない。第２図は入力信号Ｉ及び出力信
号Ｏ１，Ｏ２，Ｏ３を示している。
−2.0V−VT＝０ 出力負荷FET６のゲート電極は入力から隔離
され、そしてFET３，４及びコンデンサＣ１よ
りなるブートストラツプ負荷装置において電圧
VHに迅速に充電される。従つてソース・フオロ
アとして動作するFET６がオンになり、出力Ｏ
１には動作電圧VH−FET６のスレシヨルド電圧
VTの電圧が生じる。従つて2.0Vの高い方の
TTLレベルはFETのスレシヨルド電圧VTの上
限値1.5Vよりも高いほぼ7Vの電圧VH−VTに迅
速に変換される。このときFET７，１０は深く
導通し、アース電位よりもわずかだけ高い電位を
出力Ｏ２，Ｏ３に発生する。この電位はFET５
のゲートにフイードバツクされるから、FET５
は非導通である。従つて本発明のレベル変換器は
高い方のTTL信号レベルが印加されるときDC電
力を消費しない。第２図は入力信号Ｉ及び出力信
号Ｏ１，Ｏ２，Ｏ３を示している。
以上の説明から明らかなように、本発明によれ
ば、用いられるFETのスレシヨルド電圧が低い
か（例えば0.5V）又は高いか（例えば1.5V）に
関係なくTTL信号レベル（0.8V、2.0V）を
FET信号レベル（ほぼ0V、8.5V）に確実に変換
できる集積化の容易なFET回路を得ることがで
きる。低い方のTTL信号レベルが印加されたと
きに流れる電流のレベルはFETの構造を選定す
ることによつて決めることができるのでこの回路
はTTLコンパチブルである。高い方のTTLレベ
ルに対する入力電流は無視しうる。
ば、用いられるFETのスレシヨルド電圧が低い
か（例えば0.5V）又は高いか（例えば1.5V）に
関係なくTTL信号レベル（0.8V、2.0V）を
FET信号レベル（ほぼ0V、8.5V）に確実に変換
できる集積化の容易なFET回路を得ることがで
きる。低い方のTTL信号レベルが印加されたと
きに流れる電流のレベルはFETの構造を選定す
ることによつて決めることができるのでこの回路
はTTLコンパチブルである。高い方のTTLレベ
ルに対する入力電流は無視しうる。
第１図は本発明の実施例の回路図、第２図はそ
の動作波形図である。 １，２……入力FET、３，４、Ｃ１……負荷
装置、６……出力FET、Ｉ……入力、Ｏ１……
出力。
の動作波形図である。 １，２……入力FET、３，４、Ｃ１……負荷
装置、６……出力FET、Ｉ……入力、Ｏ１……
出力。
Claims (1)
- 【特許請求の範囲】 １ バイポーラ・トランジスタ論理レベルを電界
効果トランジスタ論理レベルへ変換する回路にお
いて、 ゲート電極が共通接続され、ソース電極が前記
バイポーラ・トランジスタ論理レベルを受取る入
力端子に共通接続された、同じスレシヨルド電圧
を有する第１及び第２の入力FETと、 前記第２の入力FETのドレイン電極と所定の
動作電圧点との間に接続された負荷装置と、 ゲート電極が前記第２の入力FETのドレイン
電極に接続され、ドレイン電極が所定の動作電圧
点に接続され、ソース電極が前記第１の入力
FETのドレイン電極に接続された第３のFETと、 ドレイン電極が前記第１の入力FETのドレイ
ン電極と前記第３のFETのソース電極との共通
接続点に接続され、ソース電極が基準電圧点に接
続された第４のFETと、 前記共通接続点に接続された入力及び２つのイ
ンバータ出力を有し、一方のインバータ出力が前
記第４のFETのゲート電極に接続され、他方の
インバータ出力が前記電界効果トランジスタ論理
レベルを出力する出力インバータ回路と、 前記バイポーラ・トランジスタ論理レベルの高
い方の論理レベルの最小値と前記第１及び第２の
入力FETのスレシヨルド電圧との和に対応する
バイアス電圧を前記第１及び第２の入力FETの
共通接続された電極へ供給する手段とを有する論
理レベル変換回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19792935465 DE2935465A1 (de) | 1979-09-01 | 1979-09-01 | Ttl-pegelumsetzer zur ansteuerung von feldeffekttransistoren |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5637730A JPS5637730A (en) | 1981-04-11 |
| JPH0160973B2 true JPH0160973B2 (ja) | 1989-12-26 |
Family
ID=6079884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9766680A Granted JPS5637730A (en) | 1979-09-01 | 1980-07-18 | Ttl level converter circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4406956A (ja) |
| EP (1) | EP0024549B1 (ja) |
| JP (1) | JPS5637730A (ja) |
| DE (2) | DE2935465A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3169127D1 (en) * | 1981-05-13 | 1985-04-04 | Ibm Deutschland | Input circuit for an integrated monolithic semiconductor memory using field effect transistors |
| DE3323446A1 (de) * | 1983-06-29 | 1985-01-10 | Siemens AG, 1000 Berlin und 8000 München | Eingangssignalpegelwandler fuer eine mos-digitalschaltung |
| US4697108A (en) * | 1986-05-09 | 1987-09-29 | International Business Machines Corp. | Complementary input circuit with nonlinear front end and partially coupled latch |
| US4767951A (en) * | 1987-06-30 | 1988-08-30 | Hewlett-Packard Company | ECL to NMOS converter |
| US4763021A (en) * | 1987-07-06 | 1988-08-09 | Unisys Corporation | CMOS input buffer receiver circuit with ultra stable switchpoint |
| US4845388A (en) * | 1988-01-20 | 1989-07-04 | Martin Marietta Corporation | TTL-CMOS input buffer |
| US9231492B2 (en) | 2014-01-06 | 2016-01-05 | General Electric Company | System and method of power conversion |
| US10812080B2 (en) * | 2018-11-13 | 2020-10-20 | Nxp Usa, Inc. | High speed voltage level translator including an automatically bootstrapped cascode driver |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342587A (en) * | 1976-09-29 | 1978-04-18 | Seiko Instr & Electronics Ltd | Crystal oscillator |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3710271A (en) * | 1971-10-12 | 1973-01-09 | United Aircraft Corp | Fet driver for capacitive loads |
| US3708689A (en) * | 1971-10-27 | 1973-01-02 | Motorola Inc | Voltage level translating circuit |
| DE2243671A1 (de) * | 1972-09-06 | 1974-03-28 | Ibm Deutschland | Monolithisch integrierbare inverterschaltung |
| US3906254A (en) * | 1974-08-05 | 1975-09-16 | Ibm | Complementary FET pulse level converter |
| DE2639555C2 (de) * | 1975-09-04 | 1985-07-04 | Plessey Overseas Ltd., Ilford, Essex | Elektrische integrierte Schaltung |
| US4023050A (en) * | 1976-05-10 | 1977-05-10 | Gte Laboratories Incorporated | Logic level converter |
| US4258272A (en) * | 1979-03-19 | 1981-03-24 | National Semiconductor Corporation | TTL to CMOS input buffer circuit |
| US4307308A (en) * | 1979-11-19 | 1981-12-22 | Gte Laboratories Incorporated | Digital signal conversion circuit |
-
1979
- 1979-09-01 DE DE19792935465 patent/DE2935465A1/de not_active Withdrawn
-
1980
- 1980-07-18 JP JP9766680A patent/JPS5637730A/ja active Granted
- 1980-07-24 EP EP80104355A patent/EP0024549B1/de not_active Expired
- 1980-07-24 DE DE8080104355T patent/DE3069456D1/de not_active Expired
- 1980-08-11 US US06/177,298 patent/US4406956A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342587A (en) * | 1976-09-29 | 1978-04-18 | Seiko Instr & Electronics Ltd | Crystal oscillator |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0024549B1 (de) | 1984-10-17 |
| DE3069456D1 (en) | 1984-11-22 |
| JPS5637730A (en) | 1981-04-11 |
| EP0024549A1 (de) | 1981-03-11 |
| DE2935465A1 (de) | 1981-03-19 |
| US4406956A (en) | 1983-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4612497A (en) | MOS current limiting output circuit | |
| US4321661A (en) | Apparatus for charging a capacitor | |
| US4420700A (en) | Semiconductor current regulator and switch | |
| US4794283A (en) | Edge sensitive level translating and rereferencing CMOS circuitry | |
| US4129794A (en) | Electrical integrated circuit chips | |
| JPH01288010A (ja) | ドライバ回路 | |
| US4717845A (en) | TTL compatible CMOS input circuit | |
| US4779015A (en) | Low voltage swing CMOS receiver circuit | |
| US3946245A (en) | Fast-acting feedforward kicker circuit for use with two serially connected inverters | |
| US4555644A (en) | Output interface for a three-state logic circuit in an integrated circuit using MOS transistors | |
| JPH0160973B2 (ja) | ||
| US4031409A (en) | Signal converter circuit | |
| CA1288830C (en) | Apparatus and method for capacitor coupled complementary buffering | |
| US4609836A (en) | CMOS transmission circuit | |
| KR900003834B1 (ko) | 반도체 집적회로 | |
| US4961015A (en) | MOS current switching circuit | |
| US4468576A (en) | Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics | |
| US4596939A (en) | Schmitt trigger input gate having delayed feedback for pulse width discrimination | |
| JPH0252460B2 (ja) | ||
| US3575614A (en) | Low voltage level mos interface circuit | |
| WO2023107885A1 (en) | Active bootstrapping drivers | |
| JPS61277227A (ja) | 高電圧絶縁回路 | |
| US4571509A (en) | Output circuit having decreased interference between output terminals | |
| JP2666347B2 (ja) | 出力回路 | |
| US5751167A (en) | CMOS output buffer circuit which converts CMOS logic signals to ECL logic signals and which discharges parasitic load capacitances |