KR900003834B1 - 반도체 집적회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로
제 1 도는 본 발명의 일실시예를 표시한 회로도.
제 2 도는 종래의 반도체 집적회로를 표시한 회로도.
제 3 도 내지 제 5 도는 본 발명의 변형예를 표시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 주회로 2, 3a : 내부전원단자
3, 4 : 외부전원단자 9 : 외부입력단자
30 : 전원회로 40 : 제어회로
본 발명은 내부적으로 외부에서 부여되는 전원 전압보다 낮은 내부전원전압으로 동작하는 반도체 집적회로에 관한 것으로 특히 번인(burn in)의 가속을 용이하게 하는 것이다.
집적회로의 집적도 증대에 수반하여 FET의 크기를 작게할 필요가 있다. 한편 외부의 TTL 회로와의 접속성에서 전원전압은 5V에 유지시킬 필요가 있었다. 그러나 전원전압을 5V로 한대로 FET의 게이트 길이를 짧게하면 FET의 드레인(drain) 소오스간의 전계의 증대에 의하여 드레인 소오스간의 내압이 유지할 수 없게 된다.
이 때문에 종래에는 제 2 도에 표시한 바와같은 전압변환회로가 사용되어 전압을 하강하였다. 이 도면에 있어서 1은 게이트 길이가 짧은 N 채널의 FET를 사용한 점을 제외하고 통상의 반도체 집적회로 전체와 대략 동일구성된 주회로, 2는 주회로(1)의 전된단자, 3은 주회로(1)의 접지단자, 4는 주회로(1) 전체의 외부전원단자, 5는 전압변환회로 출력단자, 6은 전원단자(4)와 출력단자(5)와의 사이에 설치된 전류구동 능력이 큰 N 채널의 FET, 7은 일단을 전원단자(4)에 타단을 접속점(8)에 접속된 고저항의 저항, M1∼Mn는 각각 드레인과 게이트를 접속하고 접속점(8)과 접지(3)와의 사이에 직렬로 접속된 n개의 n채널의 FET이다.
다음에 동작에 대하여 설명한다. 저항(7)의 저항치를 직렬접속된 FET(M1)∼(Mn)의 ON 저항치의 100배 정도에 설정하면 접속점(8)의 전압 V8은 다음과 같이 표현된다.
V8≒n·VTH………………………………………………………… (1)
여기에서 VTH는 FET(Ml)∼(Mn)의 드레시 홀드이다. 예를를면 V8=0.5V n=8로 하면
V8=8×0.5V=4.0V ………………………………………………… (2)
가 된다. 접속점(8)은 FET(6)의 게이트 전극에 접속되었다. FET(6)은 소위 소스플로워(source follower)의 동작을 하고 있고 FET(6)의 소스전압은 게이트 전압에서 VTH만큼 낮아진 전압이 된다. 따라서 소스에 접속된 출력단자(5)의 전압 V5는
V5=4.0V-0.5V=3.5V ……………………………………………… (3)이 된다.
이 전압은 주회로(1)에 전된전압으로 공급된다. 이 전압은 (1)식에서 명백한 바와 같이 외부전원전압(Vcc)에 무관계로 되어 있다.
이것은 통상 외부 Vcc에는 ±10%의 변동이 허용되고 있으므로 이 변동에 의하여 주회로(1)의 동작이 영향을 받지 않게 하기 위하여 전압을 변환함과 동시에 취해지는 처치 때문이다. 즉 종래의 전압변환회로는 외부전원전압을 하강시키는 역할과 외부전된전압에 무관계인 전압을 발생하는 회로로서 사용되고 있다.
FET는 소스드레인된에 형성된 얇은 선연산화막상의 게이트 전극의 전압에 의하여 제어되는 소자이다. 실제의 FET의 제조에 있어서는 이 산화막은 균일하게 만들어지지 않고 부분적으로 얇은 부분이 형성된다.
이 얇게 된 부분은 열 또는 전계가 장기간 부가되므로서 열화하고 최종적으로는 파괴되게 되어 소자의 오동작을 초래한다. 소자의 제조자는 이와같은 잠재적 결함이 있는 것을 제거하기 위하여 소자의 출하전에 다이나믹(dynamic) 번인이라고 호칭되는 스트레스를 가하여 잠재적 결함 부분을 강제적으로 파괴하고 그 후의 시험에 의하여 파괴하여 FET를 가진 소자를 제거하고 있다.
다이나믹 번인을 실시할 경우 가능한한 단시간에 실시하는 것이 제조자에 있어서도 생산성으로 보아 바람직하다.
그 때문에 스트레스의 조건을 통상 사용하는 조건보다도 엄격하게 하여 시간을 가속하고 있다. 예를들면주위 온도를 125℃, Vcc를 7∼8V까지 상승시켜서 스트레스를 가속하고 있다.
그런데 상기와 같이 내부전원회로를 설치할 경우 내부의 전원전압이 Vcc에 불구하고 일정하게 되어 Vcc에 의한 가속을 할 수 없게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 발명된 것으로서 특정한 외부입력단자의 전위를 통상동작범위외의 소정구역내에 하면 이것을 검지하고 내부회로에 가해지는 전압을 증대시켜 번인의 가속을 가능하게 하는 반도체 집적회로를 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 집적회로는 주 회로가 한벌의 외부전원단자에 부여되는 외부전원전압보다 낮은 내부 전압으로 통상 동작하도록 설정되어 상기 주회로에 신호를 부여하는 외부입력 단자의 전위가 상기 통상동작 범위외의 소정구역내에 있을 경우에 제어회로가 이 전위를 검지하는 것에 의하여 전원회로가 상기 내부 전원전압보다 높은 제 1의 전압을 상기 주회로의 내부전원 단자에 부여하도록 한 것이다.
본 발명에 있어서는 외부입력단자의 전위가 소정 구역내에 있을 경우에 제어회로가 이것을 감지하여 전원회로가 내부전원전압보다 높은 제 1의 전압을 내부전원단자에 부여하도록 한다.
본 발명의 일실시예를 제 1 도에 표시한다. 제 1 도에서, 제 2 도와 동일부호는 상당 부분을 표현한 것이다. 9는 외부입력신호가 가해지는 외부입력단자, 10은 접속점, N1∼Nn은 각각 드레인과 게이트전극이 전속되어 단자(9)와 접속점(10)과의 사이에서 직렬로 접속된 n개의 n채널 FET(11)은 일단을 접속점(10)에 타단을 접지된 높은 저항값을 가진 저항, 12는 접속점, 13은 일단을 전원단자(4)에 타단을 접속점(12)에 접속된 높은 저항 값을 갖는 저항(14)은 접속점(l2)과 접지(3)와의 사이에 설치되어 게이트를 접속점(10)에 접속된 N채널 FET(L1)∼(Ll)는 각각 드레인과 게이트 전극이 접속되어 접속점(12)과 단자(9)와의 사이에 접속된 1개의 N채널 FET, 15는 접속점(16)과 접지(3)와의 사이에 접속되어 게이트를 접속점(12)에 접속시킨 N채널 FET이다. 다음에 동작에 대하여 설명한다. 단자(9)에 부여되는 외부입력신호(DIN)는 논리"0", "1"의 상태를 갖고 있고 그들은 신호의 전압레벨을 "L","H"에 설정하므로서 실현된다.
통상 "L"레벨은 -1V∼0.8V, "H"레벨은 2.4V∼6.5V의 범위로 설정된다. 예를 들어 n가 15, l가 5로 하고 각 FET의 드레시홀드값 전압이 동일하게 0.5V로 하고 DIN의 "H"레벨이 6.5V, "L"레벨이 -1V로 하면 접속점(10)의 레벨은 접지레벨에 또한 접속점(12)의 레벨은 Vcc가 되어 FET(15)는 도통한다. FET(15)의 ON 저항은 충분히 낮게 설정해 놓았으므로 접속점(16)의 레벨은 접지레벨이 된다. 이 상태는 제 2 도와 동일하고 출력점(5)에는 3.5V의 전위가 발생한다. 접속점(10)이 접지레벨이 되는 이유는 단자(9)와 접속점(10)과의 사이에 있는 15개의 FET에 의하여 단자(9)와 접속점(10)과의 사이에 등가적으로 5×0.5V=7.5V의 드레시홀드 값을 갖는 FET가 존재하게 되어 DIN의 레벨을 6.5V로 하여도 이 전압이 접속점(10)에 작용하지 않으므로 저항(11)을 통하여 접지되기 때문이다. 또한 동일하게 접속점(12)에 FET(L1)∼(Ll)를 통하여 DIN의 전압이 작용하지않은 이유는 접속점(12)과 단자(9)와의 사이에 있는 5개의 FET에 의하여 접속점(12)과 단자(9)와의 사이에 등가적으로 5×0.5=2.5V의 드레시홀드값을 갖는 FET가 존재하는 것이 되어 단자(9)에 -1V의 전압을 가하여도 접속점(12)에 이 전압이 작용하지 않기 때문에 접속점(12)은 저항(13)을 통하여 적어도 1.5V이하가 되지 않기 때문이다. 이상은 DIN에 통상 사용하는 범위의 진압을 가하는 경우로서 내부전원의 전압은 통상의 8.5V가 된다. 그러므로 DIN의 레벨을 통상사용범위 밖의 전위예를 들면 "H"레벨을 8.5V에 설정하면 FET(N1)∼(Nn)가 도통하고 접속점(10)의 레벨은 8.5V-7.5V=1.0V로 되어 FET(14)를 충분하게 ON할수 있으므로 접속점(12)의 레벨은 대략 접지 레벨이 된다.
이 결과 FET(15)가 OFF하므로 접속점(8)의 레벨은 Vcc까지 인상되어 출력점(5)의 레벨은 Vcc-0.5V=4.5V까지 상승한다. 또한 "L" 레벨을 -2.5V에 실정하면 FET(L1)∼(Ll)가 도통하고 접속점(12)의 레벨은 대략 접지 레벨이 된다. 이 결과는 상기와 동일하게 출력점(5)의 레벨은 4.5V가 된다. 더욱이 제 1 도에 있어서 저항(11)(13)의 값은 FET(N1)∼(Nn),(L1)∼(L1)의 ON 저항의 값에 비교하여 충분히 높게 실정하여 놓았으므로 FET(Nl)∼(Nn),(Ll)∼(Ll)가 ON되어 있을때는 접속점(10),(12)의 레벨에 대한 저항의 영향은 무시된다.
주회로(1)의 입출력부분은 신호의 레벨변환 가능하게 구성되어 출력부분에단 외부전원전압으로 구동되도록 되어 있다. 점선으로 포위한 30은 통상 동작시에 내부전된전압을 한벌의 내부전원단자(2), (3a)에 부여하는 전원회로, 40은 외부입력단자(9)의 전위가 통상 동작범위밖의 소정구역내에 있음을 검지하면 전원회로(30)가 단자(2),(3a)에 내부 전원전압 보다 높은 제 1 의 전압을 부여하도록 제어하는 제어회로이다.
이 실시예의 경우에는 소정 구역이 8.5V 이상과 -2.5V 이하로 되어 있다. 제 1 도에서는 표시하지 않았지만 외부입력단자에는 보호회로가 설치되어 있고 서지 전압등의 고전압이 가해지더라도 외부전원전압(Vcc)의 수배이상의 전압은 내부의 회로에 전해지지 않게 되어 있다. 따라서 주된 전압이 가해지는 주회로(1)의 입출력부 및 회로(30),(40)를 구성하는 FET에는 외부전원전압(Vcc)로 직접 동작하는 통상의 반도체 집적회로에 사용되는 FET와 동일 방식의 것이 사용되고 있다.
외부입력단자(9)는 예를들면 메모리의 경우 데이터 입력단자나 어드레스입력단자, 칩이네이블(chipenable)입력단자, 라이트이네이블(write enable)입력단자의 어느 것이어도 좋다. 더욱이 상기 실시예에서는 소정 구역을 8.5V이상과 -2.5V이하로 한경우에 대하여 기술하였지만 어느 쪽인가 한쪽만으로 하여도 된다. 이 경우 제 1 도의 제어회로(40)중, 전자만의 경우 FET(L1)∼(Ll)가 불필요하게 되고 후자만의 경우 FET(Nl)∼(Nn),(14), 저항(11)이 불필요하게 된다. 또한 상기 실시예에서는 1개의 외부입력 단자의 전위에 의하여 제어할 경우에 대하여 기술하였지만 제 8 도에 표시한 바와 같이 2개 동시에 소정구역의 전위(양자 공히 8.5V 이상)가 부여된때 제 1의 전압을 발생하도록 하여도 된다. 단 (14a),(14b)는 FET(14)와 동일한 n채널형으로 동일한 드레시홀드값 전압의 FET이다. 이 경우 통상 동작중에 서지전압등에 의하여 오동작하는 확률을 소로 할 수 있는 효과가 있다. 더욱이 제 4 도에 표시한 바와같이 2개의 외부 입력단자 각기의 소정구역을 8.5V 이상, -2.5V 이하와 같이 상호 반대방향으로 결정하면 이러한 서지전압이 동시에 가해지는 것은 적으므로 더욱 오동작의 확률을 소로하는 효과가 있다. 단 (15a), (15b)는 어느 것이나 FET(15)와 동일한 n채널형의 동일한 드레시홀드값 전압의 FET이다.
상기 설명중의 소정구역은 오동작을 피하기 위하여 마진을 잡고 정해 놓은 바람직한 값이고 원리적으로는 통상 동작범위외의 한계에서 정해도 좋다. 더욱이 이 통상 동작범위도 방식에 따라 변동할 수 있는 것이다. 또한 상기 실시예에서는 제 1의 전압은 FET(6)의 드레시홀드값 전압강하할 경우를 표시하였지만 예를 들면 제 5 도와 같이 하면 피할 수가 있다. 즉 제 5 도에 있어서 17은 교류신호가 가해지는 단자, 18은 단자(17)와 접속점(20)과의 사이에 접속된 승압용량, 19는 단자(4)와 접속점(20)과의 사이에 설정되어 드레인과 게이트가 접속된 제 1의 정류용 N채널 FET, 21은 접속점(20)과 22와의 사이에 설정되어 드레인과 게이트가 접속된 제 2의 정류용 N채널 FET이다. 다음은 동작에 대하여 설명한다.
최초에 접속점(22)이 단자(4)에 가해지는 전압에 의하여 FET(19),(21)를 통하여 Vcc-2VTH에 충전된다. 다음에 교류신호 ψ의 상승에 당면하여 용량(1l8)을 통하여 접속점(20)이 충전되어 20의 레벨이 상승한다. 그것과 동시에 FET(21)가 ON하여 전하가 접속점(22)에 전도되어 접속점(22)의 레벨이 상승한다. 다음에 ψ가 하강하면 접속점(20)에서 용량(18)을 통하여 전하가 일반되어 접속점(20)의 레벨이 하강하지단 FET(19)가 ON하여 VCC에서 충전되어 접속점(20)의 레벨은 Vcc-VTH로 회복한다. ψ가 하강할때 제 2의 정류용 FET(21)에 의하여 접속점(22)의 레벨은 유지된다. 22의 레벨은 ψ의 반복에 의하여 서서히 상승되어 ψ의 진폭은 Vcc로 하면 2(Vcc-VTH)로 된다.
DIN의 레벨이 통상 동작범위 밖인 때는 이 레벨이 그대로 접속점(8)에 전달되어 FET(6)가 3극량영역에서 도통하고 출력점(5)는 Vcc레벨이 된다. 즉 FET(6)의 드레시홀드값 전압의 손실분은 없게 된다. 더욱이 상기 실시예에서는 N채널 FET를 사용하여 설명하였지만 P채널 FET를 사용하여 실시하는 것도 가능하다. 또한 저항(7), (11), (13)은 FET를 사용하여 실시하는 것도 가능하다. 또한 입력단자는 DIN에 한정되지 않고 예를들면 어드레스 신호를 사용하는 것도 가능하다. 또한 칩 세렉트 신호와 같이 다이나믹 번인중에 "L" 또는 "H"에 고정할 수 있는 신호라면 보다 실시가 용이하다.
상기에서 설명한 바와같이 본 발명에 의하면 적어도 1개의 입력신호의 레벨을 통상 사용범위 밖의 레벨에 설정하므로서 단자수를 증가하지 않고 내부정전압발생회로를 갖는 집적회로의 다이나믹 번인의 조건을 가속하는 것이 가능하므로 다이나믹 번인의 시간을 단축할 수 있는 효과가 있다.

Claims (4)

  1. 한벌의 외부전원단자에 부여되는 외부전원전압보다 낮은 내부전원전압으로 통상 동작하도록 설정된 주회로와 상기 외부전원전압이 부여되어서 상기 내부전원전압을 상기 주회로의 한쌍의 내부전원단자에 부여하는 전원회로와 상기 주회로에 신호를 부여하는 외부입력단자의 전위를 검지하고 이 전위가 상기 통상 동작범위 밖의 소정구역내에 있을 경우에 상기 내부전원전압보다 높은 제 1의 전압을 상기 내부전원단자에 부여하도록 상기 전원회로를 제어하는 제어회로를 구비한 반도체 집적회로.
  2. 제 1 항에 있어서 복수의 외부입력단자의 전위가 동시에 각각 소정구역내에 있는 경우에만 제 1의 전압을 부여하도록 한 것을 특징으로 하는 반도체 집적회로.
  3. 제 2 항에 있어서 상호 중합하지 않는 2개의 소정구역을 보유하는 것을 특징으로 하는 반도체 집적회로.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서 전원회로에 절연게이트 전계효과 트랜지스터를 사용하고 다시 상기 트랜지스터의 드레시 홀드값 전압강하에 의한 번인전압 저하분을 배제하도록 상기 전원회로를 구성한 것을 특징으로 하는 반도체 집적회로.
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