JPH02197163A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体記憶装置に関し、特に、ＭＯＳ型電界効
果トランジスタ（以下、ＭＯＳ）ランジスタと称す）に
より構成された半導体記憶装置に関する。

［従来の技術］ 近年、半導体記憶装置においては、半導体加工技術の進
歩により実効チャンネル長が１μｍ以下の微細なＭＯＳ
）ランジスタが使用されはじめている。ところが半導体
記憶装置に供給される電源電位は、周辺の他の半導体装
置と電源を共通化するために他の半導体装置と同じ、例
えば、５ｖのままである。

したがって、最近の半導体記憶装置においては、特にメ
モリセル部において外部から供給される高い電源電圧が
直接＠細なＭＯＳＬランジスタに印加されることがない
よう定電位発生回路を設ける方式が採用されるようにな
ってきた。以下に具体例を示し説明する。

第２図は従来用いられている定電位発生回路の構成を示
すブロック図であり、第３図は第２図に示す定電位発生
回路の回路図を示す。各図において、Ｏにて囲まれたト
ランジスタはＰチャンネル型、Ｏで囲まれていないトラ
ンジスタ２４はＮチャンネル型である。第２図において
ｌは作動増幅回路であり、２は基準電位の供給源であり
、３はウェハーテスト時に外部から任意の電位を印加す
るための端子である。１の出力が供給源２からの基準電
位との間で差動増幅されメモリセル部へ電源電位として
供給される。

詳述すると第３図に示すように定電位発生回路はトラン
ジスタＱｌ、Ｑ２．Ｑ３．Ｑ４．Ｑ５で構成されるミラ
ー型差動増幅回路と、トランジスタＱ６により構成され
る駆動回路とを含む差動増幅回路を含んでおり、第３図
中２は抵抗Ｒ１とゲートとドレインを共通接続したトラ
ンジスタＱ７゜ＱＢ、Ｑ９．ＱＩＯの縦列接続により構
成されたレシオ回路を示している。トランジスタＱ７の
ゲート電位は、電源電位によらず概ねトランジスタＱ７
．Ｑ８．Ｑ９．ＱＩＯのしきい値電圧を合計した電位と
なり基準電位として使用される。

またトランジスタＱＩＯのゲート電位は第３図中１に含
まれるトランジスタＱ６のゲート電位と共通接続され、
上述のミラー型差動増幅回路を定電流駆動するための供
給電位を兼ねている。第２図に示す定電位発生回路は電
源電圧もしくは負荷電流の変動に対して出力電圧が基準
電位２と常に等しくなるよう動作する。

従って従来の半導体記憶装置においては、上述の定電位
発生回路の出力電位をメモリセル部に供給することによ
り、電源電位の変動等よりメモリセル部の微細なトラン
ジスタを保護し、安定した動作の実現を図っていた。

上述した従来の半導体記憶装置においては、メモリセル
部に供給される電位を変更可能であるのはウェハーテス
ト時のみであり、半導体チップが組み立てられると、外
部より第２図の３に示す端子に電圧を印加してメモリセ
ル部に供給する電位を変動させることができなくなる。

［発明が解決しようとする問題点コ ところで一般にＭＯＳ）ランジスタにより構成される半
導体装置においては実使用時の不良発生を低減させるた
めに、ＢＴテス゛トと呼ばれる高温下での高電圧印加に
よる不良加速試験が実施される。

このＢＴテストは半導体チップの組立後に実施されるの
で、従来の半導体記憶装置においては、メモリセル部の
ように内部の定電圧発生回路により電源電圧を供給され
て機能する回路部分には高電圧を印加することができず
、実使用時の不良発生を低減できないという問題点があ
った。

［発明の従来技術に対する相違点コ 上述した従来の半導体記憶装置に対し、本発明は半導体
チップを組み立てた後でも特定端子に高電位を印加する
ことにより、内部の定電圧回路の発生電位の変更が可能
であるという相違点を有する。

［問題点を解決するための手段］ 本発明の要旨は第１の定電位が供給されて機能するメモ
リセルのアレイを含む半導体記憶装置において、第１の
定電位とは異なる高電位が外部から供給されると検出信
号を出力する検出回路と、第１の定電位と該第１の定電
位とは異なる第２の定電位を出力可能な定電位発生回路
とを有し、上記検出信号が出力されていると定電位発生
回路は第２の定電位を出力し、上記検出信号が出力され
ていないと第１の定電位を出力することである。

［実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。一
実施例の構成を説明する。図中Ｏにて囲まれたトランジ
スタはＰチャンネル型、囲まれていないトランジスタは
Ｎチャンネル型である。第１図において１は差動増幅回
路、２は第１の基準電位発生源、３は第２の基準電位発
生源、４は基準電位の切換手段、５は半導体記憶装置の
特定端子、６は高電位検出回路を示す。６に示す高電位
検出回路はゲート電位が電源電位であるトランジスタＱ
６のドレインと、５に示す端子との間に互いにゲートと
ドレインとを共通接続されたトランジスタＱ１９　　Ｑ
２１　　Ｑ３１　　Ｑ４．　　Ｑ５が直列接続されるレ
シオ回路である。ここで６に絶対最大定格を越える電位
が印加され、その電位がトランジスタＱｌ、Ｑ２．Ｑ３
．Ｑ４．Ｑ５のしきい値電圧の合計より高くなるとトラ
ンジスタＱ６のドレインの電位が上昇し、インバータ７
のスレッショルド電圧以上となると、信号φ４が高電位
から低電位に変化する。

一実施例の動作を詳細に説明する。

端子Ｓに絶対最大定格を越えない範囲での高電位もしく
は定電位が印加されると、信号φ４は高電位のままであ
り、差動増幅回路】は切換手段４により選択された第１
の基準電位発生源２と自分自身の出力電位との間の差動
増幅により出力電位を制御する。

次に端子５に絶対最大定格を越えて、信号φ４が低電位
になる様な高電位が印加されると、差動増幅回路１は切
換手段４により選択された第２の基準電位発生源３と自
分自身の出力電位との間の差動増幅により出力電位を制
御する。ここで第２の基準電位発生Ｒ３としては前述の
第３図の２に示すように内部素子で任意の電位を設定可
能であり、また電源電位を選択することも可能である。

図中８，９は各々信号φ４を正論理に変更するためのＣ
ＭＯＳインバータ及びその出力信号てあり、９．φ３．
φ２は各々ＣＭＯＳ複合ゲート及び同一半導体記憶装置
内の他の回路部分で生成される制御信号及び９に示す複
合ゲートの出力信号である信号φ２は信号φ３が高電位
である場合には常に低電位であり、信号φ３が低電位で
かつ５に示す端子に絶対最大定格を越えない電位が印加
されている場合には５に印加された電位の反転電位を出
力する。また信号φ３が低電位がかつ５に示す端子に絶
対最大定格を越える高電位が印加され信号φ４が低電位
になると信号φ２は高電位となる。

上述の信号φ２の機能は、例えば端子５として汎用ＭＯ
ＳダイナミックランダムアクセスメモリのＷπ端子を選
択した場合を考慮したものである。

［発明の効果コ 以上説明したように本発明は、高電位検出回路により半
導体チップ内部に構成されている定電位発生回路の出力
電位を制御し、定電位発生回路により制御されるメモリ
セルの書込電位をＢＴテスト時に通常動作時より高い電
位とすることにより、効果的なスクリーニングを可能と
するものである。

５　・　・　・ ６　・　・　・ ７、８− ９　・　・　・ 端子、・ 高電位検出回路、 ＣＭＯＳインバータ、 ＣＭＯＳ複合ゲート、 第２図において、 １・・・・・・・・・・・・差動増幅回路、２・・・・
・・・・・・・・第１の基準電位、３・・・・・・・・
外部より電位印加可能な端子。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
の定電位発生回路のブロック図、第３図は第２図に示す
定電位発生回路の回路図である。 第１図において、 １・・・−・・・ ２・・・・・・φ ３・・・・・◆・ ４◆・・幸・◆φ 差動増幅回路、 第１の基準電位、 第２の基準電位、 基準電位の切換手段、 特許出願人　日本電気アイジ−マイコンシステム株式会
社

Claims (1)

1. 【特許請求の範囲】 第１の定電位が供給されて機能するメモリセルのアレイ
   を含む半導体記憶装置において、 第１の定電位とは異なる高電位が外部から供給されると
   検出信号を出力する検出回路と、 第１の定電位と該第１の定電位とは異なる第２の定電位
   を出力可能な定電位発生回路とを有し、上記検出信号が
   出力されていると定電位発生回路は第２の定電位を出力
   し、上記検出信号が出力されていないと第１の定電位を
   出力することを特徴とする半導体記憶装置。