JPH04209388A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04209388A JPH04209388A JP2340104A JP34010490A JPH04209388A JP H04209388 A JPH04209388 A JP H04209388A JP 2340104 A JP2340104 A JP 2340104A JP 34010490 A JP34010490 A JP 34010490A JP H04209388 A JPH04209388 A JP H04209388A
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- semiconductor integrated
- voltage
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000012360 testing method Methods 0.000 claims abstract description 15
- 239000003990 capacitor Substances 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 description 1
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路に関し、特にデータを記憶回路
部の容量体に蓄積するダイナミック型ランダムアクセス
メモリ装置に間する。
部の容量体に蓄積するダイナミック型ランダムアクセス
メモリ装置に間する。
［従来の技術］
従来、この種のランダムアクセスメモリ装置は、第２図
に示すように情報の記憶部であるコンデンサの対極１（
以後セル対極と呼ぶ）を電源電圧レベルＶｄｄ、接地レ
ベルＧＮＤまたはその中間レベルＶ ＣＣ／ ２に設定
してストレス試験、不良解析を行う。通常動作状態では
入力信号φ１及びφ２を高レベルに、入力信号φ３を低
レベルに移行してトランジスタＱ Ｎ２３のみをオンし
、セル対極１は中間電位となる。テストモート時には人
力信号φ】が低レベルとなり、トランジスタＱ Ｎ２３
がオフし、中間電位発生回路２からのパスが切断され、
入力信号φ２、φ３が低レベルの時は電源レベル■ＣＣ
が、一方、高レベルの時は接地レベルＧＮＤがセル対極
につながる。すなわち、セル対極１は電源レベル■ＣＣ
１接地レベルＧＮＤ及び中間電位レベルＶ ＣＣ／ ２
に入力信号φ１．φ２．φ３の入力レベルを切り換えて
制御可能であった。入力信号φ１．φ２．φ３を供給す
るために、チップ上にはパッドを設けておりチップの評
価時にはこれらのパッドを使用してセル対極の解析等が
可能であり、組立後は使用できなかった。組立後は電源
電圧以上の電位を所定のピンに印加して動作させるため
に、その所定のピンは本来の信号を供給されず通常動作
することができなかった。
に示すように情報の記憶部であるコンデンサの対極１（
以後セル対極と呼ぶ）を電源電圧レベルＶｄｄ、接地レ
ベルＧＮＤまたはその中間レベルＶ ＣＣ／ ２に設定
してストレス試験、不良解析を行う。通常動作状態では
入力信号φ１及びφ２を高レベルに、入力信号φ３を低
レベルに移行してトランジスタＱ Ｎ２３のみをオンし
、セル対極１は中間電位となる。テストモート時には人
力信号φ】が低レベルとなり、トランジスタＱ Ｎ２３
がオフし、中間電位発生回路２からのパスが切断され、
入力信号φ２、φ３が低レベルの時は電源レベル■ＣＣ
が、一方、高レベルの時は接地レベルＧＮＤがセル対極
につながる。すなわち、セル対極１は電源レベル■ＣＣ
１接地レベルＧＮＤ及び中間電位レベルＶ ＣＣ／ ２
に入力信号φ１．φ２．φ３の入力レベルを切り換えて
制御可能であった。入力信号φ１．φ２．φ３を供給す
るために、チップ上にはパッドを設けておりチップの評
価時にはこれらのパッドを使用してセル対極の解析等が
可能であり、組立後は使用できなかった。組立後は電源
電圧以上の電位を所定のピンに印加して動作させるため
に、その所定のピンは本来の信号を供給されず通常動作
することができなかった。
一般的には、セル対極１は、セルのデータが電源電圧レ
ベルＶＣＣまたは接地レベルＧＮＤのため、容量体の誘
電膜に加わるストレスを少なくすべく中間レベルＶ Ｃ
Ｃ／ ２に設定される。しかしながら、セルへのストレ
スを多くするため、テストモート時には、セル対極１を
電源電圧レベルＶＣＣに設定する方法がとられてきた。
ベルＶＣＣまたは接地レベルＧＮＤのため、容量体の誘
電膜に加わるストレスを少なくすべく中間レベルＶ Ｃ
Ｃ／ ２に設定される。しかしながら、セルへのストレ
スを多くするため、テストモート時には、セル対極１を
電源電圧レベルＶＣＣに設定する方法がとられてきた。
しかしながら、メモリセルの容量体の不良解析を行う際
は、セルがセル対極１ヘシヨートしているのか、基板へ
リークしているのか、セルの破壊状況を調査するために
セル対極を電源電圧レベルＶＣＣ，接地レベルＧＮＤ、
中間電圧レベルＶ ＣＣ／２に変化させる必要性が
ある。第４図は前記セル対極を３値（ＶＣＣ，ＧＮＤ、
１／２ＶＣＣ） に変化させるために必要である従来の
電圧制御回路を示しており、高電位判定回路３は第３−
ａ図に示されている。第３−ｂ図は入力ピン４に電源電
圧７０６以上の制御電圧φＩＮを印加した状態での内部
波形である。
は、セルがセル対極１ヘシヨートしているのか、基板へ
リークしているのか、セルの破壊状況を調査するために
セル対極を電源電圧レベルＶＣＣ，接地レベルＧＮＤ、
中間電圧レベルＶ ＣＣ／２に変化させる必要性が
ある。第４図は前記セル対極を３値（ＶＣＣ，ＧＮＤ、
１／２ＶＣＣ） に変化させるために必要である従来の
電圧制御回路を示しており、高電位判定回路３は第３−
ａ図に示されている。第３−ｂ図は入力ピン４に電源電
圧７０６以上の制御電圧φＩＮを印加した状態での内部
波形である。
制＃電圧φＩＮが電源電圧ｖＣＣを越えると、高電圧判
定回路３は、まず信号φ１を低レベルに移行させ、トラ
ンジスタＱ Ｎ４４をオフして中間電圧発生回路２との
バスを遮断し、トランジスタＱＰ４１をオン”させて電
源電圧■ＣＣをトランジスタＱＰ４１． ＱＰ４２を
通過させる。制御電圧φＩＮがさらに上昇すると、信号
φ２も低レベルに移行し、ノアゲートＮ４がトランジス
タＱ Ｐ４２をオフさせ９；み電圧＼、’ Ｃ６か・−
のバスを遮断すると共に、トランジスタＱ Ｎ４３をオ
ンして接地レベルＧＮＤからのバスを形成する。
定回路３は、まず信号φ１を低レベルに移行させ、トラ
ンジスタＱ Ｎ４４をオフして中間電圧発生回路２との
バスを遮断し、トランジスタＱＰ４１をオン”させて電
源電圧■ＣＣをトランジスタＱＰ４１． ＱＰ４２を
通過させる。制御電圧φＩＮがさらに上昇すると、信号
φ２も低レベルに移行し、ノアゲートＮ４がトランジス
タＱ Ｐ４２をオフさせ９；み電圧＼、’ Ｃ６か・−
のバスを遮断すると共に、トランジスタＱ Ｎ４３をオ
ンして接地レベルＧＮＤからのバスを形成する。
［発明が解決しようとする課題］
上述した従来のランダムアクセスメモリ装置のセル対極
のレベルを３段階に変化させて評価及び試験を行う際、
チップの状態では可能であるが、ランダムアクセスメモ
リ装置として朝み立てられた後は同様の方法での試験は
不可能である。丈た、電源電圧以上の制御電圧φＩＮを
所定のピンに印加することによって制御する場合は、制
御電圧φＩＮを印加されるピンが、高レベルとなるため
に、本来の信号を受は付けることができず、ランダムア
クセスメモリ装置に通常動作をさせることが困難であフ
た。
のレベルを３段階に変化させて評価及び試験を行う際、
チップの状態では可能であるが、ランダムアクセスメモ
リ装置として朝み立てられた後は同様の方法での試験は
不可能である。丈た、電源電圧以上の制御電圧φＩＮを
所定のピンに印加することによって制御する場合は、制
御電圧φＩＮを印加されるピンが、高レベルとなるため
に、本来の信号を受は付けることができず、ランダムア
クセスメモリ装置に通常動作をさせることが困難であフ
た。
［課題を解決するための手段］
本発明の要旨は、容量体の一方の電極にデータビットを
蓄積するメモリセルと、上記容量体の他方の電極に電源
電圧、接地電圧、中間電圧のいずれかを選択的に印加す
る電圧制御回路とを備え、通常動作モードと上記他方の
電極に印加する電圧を変化させるテストモードとを有す
る半導体集積回路において、上記テストモード時に半導
体集積回路に通常動作モードの機能を実行させる動作実
現手段を有することである。
蓄積するメモリセルと、上記容量体の他方の電極に電源
電圧、接地電圧、中間電圧のいずれかを選択的に印加す
る電圧制御回路とを備え、通常動作モードと上記他方の
電極に印加する電圧を変化させるテストモードとを有す
る半導体集積回路において、上記テストモード時に半導
体集積回路に通常動作モードの機能を実行させる動作実
現手段を有することである。
［発明の作用］
半導体集積回路がテストモードに移行すると、動作実現
手段がテストモードであるにもかかわらず通常動作モー
ド時の機能実現を図る。
手段がテストモードであるにもかかわらず通常動作モー
ド時の機能実現を図る。
［実施例コ
第１図は本発明の第１実施例を示す回路図である。以下
の説明においては、ランダムアクセスメモリ装置（以下
、ＤＲＡＭという）を２５６ＫＸ４ビツトのＩＭＤＲＡ
Ｍとして説明をする。いま、電源電圧７０６以上の制御
電圧φＩＮの印加される入力ピンをアウトプットイネー
ブルピン（以後■ピンと呼ぶ）に選択したとする。通常
動作では、ＯＥピンに低レベルを入力されたとき、ＤＲ
ＡＭの出力が許可される。
の説明においては、ランダムアクセスメモリ装置（以下
、ＤＲＡＭという）を２５６ＫＸ４ビツトのＩＭＤＲＡ
Ｍとして説明をする。いま、電源電圧７０６以上の制御
電圧φＩＮの印加される入力ピンをアウトプットイネー
ブルピン（以後■ピンと呼ぶ）に選択したとする。通常
動作では、ＯＥピンに低レベルを入力されたとき、ＤＲ
ＡＭの出力が許可される。
ＯＥピンに電源電圧７６６以上の制御電圧φＩＮを印加
することにより、高電位判定回路１１が出力信号φ１１
のみを、やがて出力信号１１１及びφ１２を低レベルに
移行させる。このことにより従来例と同様にセルの対極
１２は電源電圧ＶＣＣまたは接地レベルＧＮＤを供給さ
せる。しかしながら、この状態では丁πピンの入力レベ
ルは高レベルに固定されているので、データ出力は不可
能である。したがって、メモリセルの内容を読み出すこ
とができない状態にある。本実施例では、５丁ピンに電
源電圧ＶＣＣ以上の制御電圧φＩＮを印加することによ
って、高電圧判定回路１１の出力信号φ１１が低レベル
になることに着目し、ｌ’ピンの入力信号と前記出力信
号φ１１をナンド回路Ｎ２に供給し、ナンド回路Ｎ２の
出力信号φ１３を高レベルとし、その反転信号φ１４を
インバータＮ３で形成しＯＥ倍信号代用としている。す
なわち、ｍピンには高レベルが入力されているが、内部
回路には低レベルの信号が入力されることになる。した
がってデータ出力回路（図示せず）は出力イネーブルに
なることができ、データを通常通り読み出すことが可能
となる。また書き込みに間してはＥ−Ｗ（ｅａｒＩｙＷ
ｒｉｔｅ）動作で可能となる。本実施例では高電位判定
回路］１、ノア回路Ｎ】、トランジスタＱＰＩＩ、
ＱＰ１２、ＱＰ１３、Ｑ Ｎ １３、ＱＮ１４が電圧制
御回路１３を構成しており、ナンド回路Ｎ２とインバー
タＮ３が動作実現手段１４を構成している。
することにより、高電位判定回路１１が出力信号φ１１
のみを、やがて出力信号１１１及びφ１２を低レベルに
移行させる。このことにより従来例と同様にセルの対極
１２は電源電圧ＶＣＣまたは接地レベルＧＮＤを供給さ
せる。しかしながら、この状態では丁πピンの入力レベ
ルは高レベルに固定されているので、データ出力は不可
能である。したがって、メモリセルの内容を読み出すこ
とができない状態にある。本実施例では、５丁ピンに電
源電圧ＶＣＣ以上の制御電圧φＩＮを印加することによ
って、高電圧判定回路１１の出力信号φ１１が低レベル
になることに着目し、ｌ’ピンの入力信号と前記出力信
号φ１１をナンド回路Ｎ２に供給し、ナンド回路Ｎ２の
出力信号φ１３を高レベルとし、その反転信号φ１４を
インバータＮ３で形成しＯＥ倍信号代用としている。す
なわち、ｍピンには高レベルが入力されているが、内部
回路には低レベルの信号が入力されることになる。した
がってデータ出力回路（図示せず）は出力イネーブルに
なることができ、データを通常通り読み出すことが可能
となる。また書き込みに間してはＥ−Ｗ（ｅａｒＩｙＷ
ｒｉｔｅ）動作で可能となる。本実施例では高電位判定
回路］１、ノア回路Ｎ】、トランジスタＱＰＩＩ、
ＱＰ１２、ＱＰ１３、Ｑ Ｎ １３、ＱＮ１４が電圧制
御回路１３を構成しており、ナンド回路Ｎ２とインバー
タＮ３が動作実現手段１４を構成している。
第５図は本発明の第２実施例を示す回路図である。
第２実施例ではＣＢＲ（３に丁−Ｂ ｅ ｆ ｏ ｒ
ｅ−ＷＫ３＞動作でテストモードに入った場合、高電位
判定回路１１の出力信号φ１１．φ１２のレベルによっ
て、出力を制御する出力制御回路２１を設ける。出力制
御回路２１は出力信号φ１１のみが低レベルの場合は、
換言すればセル対極１２が電源° 電圧ｖＣＣの時は、
出力から高レベルのみ出力され、出力信号φ１１．φ１
２が低レベルの場合、すなわちセル対極１２が接地レベ
ルＧＮＤＯ時は、出力から低レベルのみが出力され、通
常動作時には、出力は高レベル及び低レベルが出力され
る。
ｅ−ＷＫ３＞動作でテストモードに入った場合、高電位
判定回路１１の出力信号φ１１．φ１２のレベルによっ
て、出力を制御する出力制御回路２１を設ける。出力制
御回路２１は出力信号φ１１のみが低レベルの場合は、
換言すればセル対極１２が電源° 電圧ｖＣＣの時は、
出力から高レベルのみ出力され、出力信号φ１１．φ１
２が低レベルの場合、すなわちセル対極１２が接地レベ
ルＧＮＤＯ時は、出力から低レベルのみが出力され、通
常動作時には、出力は高レベル及び低レベルが出力され
る。
本実施例では、電源電圧以上の電位を印加した場合、セ
ル対極１２の状態が朝立後でも自由に電源電圧ＶＣＣ１
接地レベルＧＮＤ及び中間レベルＶＣＣ／２に変化させ
ることができ、ざらに、その状態をチエツクすることが
可能となり、通常Ｗｒｉｔｅ （Ｅ、Ｗ）／Ｒｅａｄも
可能となる。
ル対極１２の状態が朝立後でも自由に電源電圧ＶＣＣ１
接地レベルＧＮＤ及び中間レベルＶＣＣ／２に変化させ
ることができ、ざらに、その状態をチエツクすることが
可能となり、通常Ｗｒｉｔｅ （Ｅ、Ｗ）／Ｒｅａｄも
可能となる。
［発明の効果］
以上説明したように、本発明によればセル対極を有する
メモリセルを含む半導体メモリ装置において、組立後で
もセル対極に電源電圧ｖＣＣ１接地レベルＧＮＤ、中間
電圧レベルＶ ＣＣ／ ２を選択的に印加することが可
能であり、しかも通常の読み出し等の動作を実行される
ことができるという効果を有する。
メモリセルを含む半導体メモリ装置において、組立後で
もセル対極に電源電圧ｖＣＣ１接地レベルＧＮＤ、中間
電圧レベルＶ ＣＣ／ ２を選択的に印加することが可
能であり、しかも通常の読み出し等の動作を実行される
ことができるという効果を有する。
第１図は本発明の第１実施例を示す回路図、第２図と第
４図は従来例をそれぞれ示す回路図、第３−ａ図は高電
位判定回路の回路図、第３−ｂ図は動作波形図、第５図
は第２実施例の回路図であＱＮＩＩ〜Ｑ Ｎ４４・・・
・・Ｎ型ＭＯＳ）ランジスタ、ＱＰＩＩ〜Ｑ Ｐ４２・
・・・・Ｐ型ＭＯ９）ランジスタ、φｊ、 φ２゜ φ１１． φ１２・・・・・・出力信号、Ｎｌ、Ｎ４
・・・・・・・ノア回路、 Ｎ２・・・・・・・・・・ナンド回路、Ｎ３．Ｎ５．Ｎ
６・・・・・インバータ回路、１１・・・・・・・・・
・高電位判定回路、１２・・・・・・・・・・セル対極
、 ２１・・・・・・・・・・出力制御回路、１３・・・・
・・・・・・電圧制御回路、１４・・・・・・・・・・
動作実現手段。 特許出願人 日本電気株式会社
４図は従来例をそれぞれ示す回路図、第３−ａ図は高電
位判定回路の回路図、第３−ｂ図は動作波形図、第５図
は第２実施例の回路図であＱＮＩＩ〜Ｑ Ｎ４４・・・
・・Ｎ型ＭＯＳ）ランジスタ、ＱＰＩＩ〜Ｑ Ｐ４２・
・・・・Ｐ型ＭＯ９）ランジスタ、φｊ、 φ２゜ φ１１． φ１２・・・・・・出力信号、Ｎｌ、Ｎ４
・・・・・・・ノア回路、 Ｎ２・・・・・・・・・・ナンド回路、Ｎ３．Ｎ５．Ｎ
６・・・・・インバータ回路、１１・・・・・・・・・
・高電位判定回路、１２・・・・・・・・・・セル対極
、 ２１・・・・・・・・・・出力制御回路、１３・・・・
・・・・・・電圧制御回路、１４・・・・・・・・・・
動作実現手段。 特許出願人 日本電気株式会社
Claims (2)
- （１）容量体の一方の電極にデータビットを蓄積するメ
モリセルと、上記容量体の他方の電極に電源電圧、接地
電圧、中間電圧のいずれかを選択的に印加する電圧制御
回路とを備え、通常動作モードと上記他方の電極に印加
する電圧を変化させるテストモードとを有する半導体集
積回路において、上記テストモード時に半導体集積回路
に通常動作モードの機能を実行させる動作実現手段を有
することを特徴とする半導体集積回路。 - （２）上記半導体集積回路は外部信号入力ピンを有して
おり、該外部信号入力ピンには通常動作モード時に電源
電圧または接地電圧が印加され、テストモード時には電
源電圧以上の高電圧が印加される特許請求の範囲第１項
記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340104A JP3050326B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
| KR1019910021485A KR960005368B1 (ko) | 1990-11-30 | 1991-11-28 | 반도체 메모리 장치 |
| DE69124940T DE69124940T2 (de) | 1990-11-30 | 1991-12-02 | Halbleiter-Speichereinrichtung |
| EP91120686A EP0488425B1 (en) | 1990-11-30 | 1991-12-02 | Semiconductor memory device |
| US07/801,375 US5208777A (en) | 1990-11-30 | 1991-12-02 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340104A JP3050326B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04209388A true JPH04209388A (ja) | 1992-07-30 |
| JP3050326B2 JP3050326B2 (ja) | 2000-06-12 |
Family
ID=18333757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340104A Expired - Lifetime JP3050326B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5208777A (ja) |
| EP (1) | EP0488425B1 (ja) |
| JP (1) | JP3050326B2 (ja) |
| KR (1) | KR960005368B1 (ja) |
| DE (1) | DE69124940T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612896A (ja) * | 1992-04-28 | 1994-01-21 | Nec Corp | 半導体記憶装置 |
| JPH0612878A (ja) * | 1992-06-25 | 1994-01-21 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| KR950003014B1 (ko) * | 1992-07-31 | 1995-03-29 | 삼성전자 주식회사 | 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법 |
| US5831918A (en) * | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US6587978B1 (en) | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
| US5568435A (en) * | 1995-04-12 | 1996-10-22 | Micron Technology, Inc. | Circuit for SRAM test mode isolated bitline modulation |
| US5991214A (en) * | 1996-06-14 | 1999-11-23 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| KR100480568B1 (ko) * | 1997-10-27 | 2005-09-30 | 삼성전자주식회사 | 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 |
| CA2317981A1 (en) | 1999-09-14 | 2001-03-14 | Jennmar Corporation | Grit surface cable products |
| KR100542695B1 (ko) * | 2003-11-13 | 2006-01-11 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 모드 회로 |
| KR102246878B1 (ko) | 2014-05-29 | 2021-04-30 | 삼성전자 주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023148A (ja) * | 1988-03-14 | 1990-01-08 | Mitsubishi Electric Corp | 半導体記憶回路およびそのテスト方法 |
| JPH02146175A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | メモリセル対極電圧供給回路 |
| JPH02197163A (ja) * | 1989-01-26 | 1990-08-03 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53145431A (en) * | 1977-05-24 | 1978-12-18 | Fujitsu Ltd | Test method for memory |
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS6337894A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| US5051995A (en) * | 1988-03-14 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
| JPH02255925A (ja) * | 1988-11-30 | 1990-10-16 | Hitachi Ltd | メモリテスト方法および装置 |
| JPH02177194A (ja) * | 1988-12-28 | 1990-07-10 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
| JPH07105160B2 (ja) * | 1989-05-20 | 1995-11-13 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JPH0322300A (ja) * | 1989-06-16 | 1991-01-30 | Matsushita Electron Corp | 半導体記憶装置 |
| US5134587A (en) * | 1990-08-17 | 1992-07-28 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with automatic test mode exit on chip enable |
-
1990
- 1990-11-30 JP JP2340104A patent/JP3050326B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-28 KR KR1019910021485A patent/KR960005368B1/ko not_active IP Right Cessation
- 1991-12-02 DE DE69124940T patent/DE69124940T2/de not_active Expired - Fee Related
- 1991-12-02 EP EP91120686A patent/EP0488425B1/en not_active Expired - Lifetime
- 1991-12-02 US US07/801,375 patent/US5208777A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023148A (ja) * | 1988-03-14 | 1990-01-08 | Mitsubishi Electric Corp | 半導体記憶回路およびそのテスト方法 |
| JPH02146175A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | メモリセル対極電圧供給回路 |
| JPH02197163A (ja) * | 1989-01-26 | 1990-08-03 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0488425A1 (en) | 1992-06-03 |
| DE69124940D1 (de) | 1997-04-10 |
| KR920010656A (ko) | 1992-06-27 |
| EP0488425B1 (en) | 1997-03-05 |
| DE69124940T2 (de) | 1997-10-09 |
| KR960005368B1 (ko) | 1996-04-24 |
| JP3050326B2 (ja) | 2000-06-12 |
| US5208777A (en) | 1993-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3551858B2 (ja) | 半導体メモリ装置 | |
| US7463508B2 (en) | SRAM test method and SRAM test arrangement to detect weak cells | |
| JP3583482B2 (ja) | 半導体集積回路装置 | |
| JP2907928B2 (ja) | Ｄｒａｍ形式の集積半導体メモリおよびその検査方法 | |
| JP3745877B2 (ja) | 半導体メモリ装置のメモリセルテスト用の高電圧感知回路 | |
| JPH02235368A (ja) | 半導体集積回路装置 | |
| EP0585870A2 (en) | Dynamic random access memory with voltage stress applying circuit | |
| US6512686B2 (en) | Ferroelectric storage device and test method thereof | |
| US7099182B2 (en) | Static random access memory and pseudo-static noise margin measuring method | |
| JPH04209388A (ja) | 半導体集積回路 | |
| JP2914346B2 (ja) | 半導体装置 | |
| US5568436A (en) | Semiconductor device and method of screening the same | |
| JP2006507617A (ja) | Ｓｒａｍセルおよび上記ｓｒａｍセルに流れ込む漏れ電流の補償方法 | |
| US6628162B2 (en) | Semiconductor integrated circuit | |
| US5361229A (en) | Precharging bitlines for robust reading of latch data | |
| JPH0444360B2 (ja) | ||
| KR100191023B1 (ko) | 외부 입출력제어신호에 대한 입력버퍼회로의 관통전류를 제어 할 수 있는 다이나믹형 반도체 기억장치 | |
| JP3413446B2 (ja) | 超高電圧回路 | |
| KR0170518B1 (ko) | 승압 전원을 사용하는 디램 장치의 전원 공급 회로 | |
| JP3001564B1 (ja) | 半導体メモリテスト回路 | |
| JP3887241B2 (ja) | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 | |
| JP3530402B2 (ja) | 半導体集積回路装置 | |
| KR100234385B1 (ko) | 반도체 메모리 장치의 번인(Burn-In) 스트레스 회로 | |
| US6535441B2 (en) | Static semiconductor memory device capable of accurately detecting failure in standby mode | |
| US20070035983A1 (en) | Ferroelectric random access memory device and method for controlling writing sections therefor |