JPH02235368A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02235368A JPH02235368A JP1056609A JP5660989A JPH02235368A JP H02235368 A JPH02235368 A JP H02235368A JP 1056609 A JP1056609 A JP 1056609A JP 5660989 A JP5660989 A JP 5660989A JP H02235368 A JPH02235368 A JP H02235368A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- level
- voltage
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000012360 testing method Methods 0.000 claims abstract description 101
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 230000007257 malfunction Effects 0.000 abstract description 13
- 230000002159 abnormal effect Effects 0.000 abstract description 7
- 238000001514 detection method Methods 0.000 description 34
- 238000010586 diagram Methods 0.000 description 34
- 230000010355 oscillation Effects 0.000 description 28
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 18
- 230000004044 response Effects 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 10
- 230000002950 deficient Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000000087 stabilizing effect Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
この発明は、半導体集積回路装置に関し、さらに特定的
には、基板バイアス電圧発生回路を備えた半導体集積回
路装置に関する。
には、基板バイアス電圧発生回路を備えた半導体集積回
路装置に関する。
ダイナミックＲＡＭ （以下、ＤＲＡＭと称す）等の半
導体記憶装置を製造するメーカは、完成した半導体記憶
装置に対して種々のテストを施し、不良品の排除を図る
。このテストには様々の種類があるが、最も簡単なもの
は、全メモリセルに「０」を書込んだ後に全メモリセル
からデータを読出してチェックし、次に全メモリセルに
「１」を書込んだ後に全メモリセルからデータを読出し
てチェックするテストである。たとえば、４Ｍビットの
ＤＲＡＭの場合に対してこのテストを行なうとすると、
そのテスト時間Ｔ１は次式（１）で表わされる。 Ｔｌ−４Ｘ４Ｘ１０’ ｘ．１０μｓｅｃ −１６０秒
・・・（１） ここで、最初の４は、「０」の書込み、「Ｏ」の読出し
、「１」の書込みおよび「１」の読出しに相当する。ま
た、次の４Ｘ１０’は、メモリ容量に相当する。最後の
１０μｓｅｃは、サイクル時間であり、行アドレススト
ローブ信号ＲＡＳの最大パルス幅に相当する。 実際には、上述のテストだけでは異常部分を検出できな
い場合がある。そのため、たとえば、入力信号のタイミ
ング条件、アドレス信号の番地指定順序、メモリセルに
書込まれるデータのパターンなどを変えた別のテストも
行なう必要がある。 しかしながら、テストの種類によっては、そのテスト時
間が極めて長くなり、実行が困難な場合がある。たとえ
ば、最悪条件に近いテストとして知られているＷａｌｋ
ｉｎｇ Ｐａｔｔｅｒｎを用いたテスト（電子通信学
会論文２１９７７−１２Ｖｏｌ．Ｊ６０−Ｄ Ｎｏ．
１２ ｐｐ．１０３１〜１０３８に示されている）は
、そのテスト時間Ｔ２が次式（２）で示されるように極
めて長時間となる。 Ｔ ２ ＃２ ｘ （メモリ容量）２× （サイクル時
間）−２Ｘ （４Ｘ１０’ ）２ＸＩＯＸＩＯ−’秒−
３．２Ｘ１０８秒−１０．１年 ・・・（２）そのた
め、できるだけ短時間のテストで不良品を発見できるこ
とがテスト時間の短縮化を図る点で好ましい。そこで、
この発明は、長時間のテストを行なうことなく、短時間
のテストで不良品を発見できるようにすることを目的と
する。 ところで、半導体記憶装置が不良品かどうか、すなわち
或る条件の下で誤動作するかどうかは、電源電圧と基板
電圧とが密接に関係するので、以下、そのことについて
説明する。 第１８図は、従来の基板バイアス電圧発生回路（以下、
ＶＢ８発生回路と称す）の一般的な構成を示すブロック
図である。従来の半導体記憶装置においては、動作速度
の高速化および動作の安定化を図るために、このような
Ｖａａ発生回路が設けられている。このＶｌＩ８発生回
路は、Ｐ型半導体基板またはＰ型ウエル領域に一定の大
きさの負電圧を供給することにより、これらＰ型半導体
基板またはＰ型ウエル領域とそれらに隣接する反対導電
型（Ｎ型）の領域との間のＰＮ接合部に加わる逆方向の
バイアスを太き《する。それによって、半導体記憶装置
のＰＮ接合部に寄生するＰＮ接合容量が小さくされる。 その結果、メモリセルから内部信号線に読出される信号
量が増大し、動作速度の高速化および動作の安定化が図
られる。 第１８図を参照して、従来のＶｆｌ＆発生回路は、複数
のインバータ回路からなるリング発振回路１と、その出
力信号φＣを受けるチャージポンプ回路２とによって構
成される。チャージボンブ回路２は、その一方電極にリ
ング発振回路１の出力信号φＣを受けるチャージポンプ
用キャパシタ５と、このチャージポンプ用キャパシタ５
の他方電極と接地との間に介挿されるＮ型電界効果トラ
ンジスタ（以下ｎ−ＦＥＴと称す）３と、チャージボン
ブ用キャパシタ５の他方電極と出力端子６との間に介挿
されるｎ−ＦＥＴ４とを含む。ｎ−ＦＥＴ３は、そのド
レインとゲートとがチャージポンプ用キャパシタ５の他
方電極に接続されている。また、ｎ−ＦＥＴ４は、その
ドレインとゲートとが出力端子６に接続されている。ｎ
−ＦＥＴ３および４は、整流素子としての機能を有し、
チャージポンプ回路２は一種の整流回路と見ることもで
きる。このようなＶＩＳ８発生回路において、リング発
振回路１の出力信号φＣの電位が変化することにより、
チャージポンプ用キャパシタ５の充放電が行なわれる。 すなわち、出力信号φＣの正から負への電位変化時にの
み基板側すなわち出力端子６側が負の電位に充ｌ電され
る。この電位変化が繰返される；とにより、基板側は或
る値の電位まで充電されることになる。この値は、近似
的に次式（３）で表わされる。 Ｖ［１ ［１ − （Ｖｃ−２ＶＴ ＨＭ ）
− （３）（３）式において、Ｖｃは出力信号φＣの電
圧振幅である。また、ｖＴ１１Ｎはｎ−ＦＥＴ３および
４のしきい値電圧である。ここで、Ｖｃは電源電圧Ｖｃ
ｃと同一値に設定されることが一般的である。そのため
に、リング発振回路１にはＶｃｃ電源端子７を介して電
源電圧Ｖｃｃが印加されている。この場合、（３）式は
次式（４）のようになる。 Ｖａ６ −− （Ｖｃ Ｃ−２ＶＴ １１ Ｎ ）
− （４）第１９図のＶ６１Ｓ線Ａは、上式（４）の関
係を示している。 ところで、前述したごとく、電源電圧ＶｃｃとＶａａ発
生回路により供給される基板電圧ＶＢ＆とは半導体記憶
装置の動作に対し、相互にかつ密接に関係している。た
とえば、電源電圧ｖＣＣが大きく基板電圧Ｖａａが小さ
い場合は、内部回路のノイズが増大するとともに、半導
体記憶装置内のトランジスタ、特にメモリセルに用いら
れているトランジスタのしきい値電圧が低下するので、
半導体記憶装置が誤動作を起こしやすくなる。逆に、電
源電圧Ｖｃｃが小さく基板電圧ＶＢＢが大きい場合は、
メモリセルに蓄積される電荷量が減少するので、同じく
誤動作を起こしやすくなる。 この関係を示したのが、第１９図の特性曲線Ｂである。 この特性曲線Ｂは、電源電圧Ｖｃｃとは独立に外部から
強制的に基板電圧Ｖａａを与えて半導体記憶装置の動作
特性を調べた結果を表わしたものである。すなわち、特
性曲線Ｂの内側が正常動作領域で、外側が誤動作領域を
示している。したがって、基板電圧Ｖａａが特性曲線Ｂ
の内側にある限り、半導体記憶装置は正常に動作する。 なお、特性曲線Ｂは斜線で示されるような或る幅を有し
ている。これは、半導体記憶装置の動作条件（たとえば
、入力信号のタイミング条件、アドレス信号の番地指定
順序、メモリセルに書込まれるデータパターンなど）に
よって、半導体記憶装置の動作特性が変動することを示
している。前述したごとく、半導体記憶装置のテストは
、種々の条件を変えて行なわれる。そのため、実施する
テストの種類が異なれば、半導体記憶装置の動作特性は
、特性曲線Ｂの斜線の幅内で変動する。 正常な半導体記憶装置においては、第１９図に示すごと
く、正常動作領域が広いので、Ｖａａ線Ａは、常に正常
動作領域内に存在する。したがって、どのようなテスト
を行なっても半導体記憶装置は正常に動作する。これに
対し、製造中に発生したごみ等により一部のメモリセル
のトランジスタのしきい値電圧が異常に低下した場合、
半導体記憶装置の動作特性は、その異常なメモリセルに
よって決まり、特性曲線Ｂの形状が変化する。すなわち
、正常動作領域が狭くなる。その結果、第２０図に示す
ごとく、ＶａａｌｌＡが完全に特性曲線Ｂの外側、すな
わち誤動作領域に出た場合、どのようなテストを行なっ
ても半導体記憶装置は誤動作する。したがって、良品を
容易に発見できる。 ［発明が解決しようとする課題］ しかしながら、・第２１図に示すように、ｖａａ線Ａが
特性曲ｉ１Ｂの幅の中に存在する場合は問題となる。す
なわち、この場合、半導体記憶装置はテストの種類によ
って正常に動作したり誤動作したりする。なぜならば、
テストの種類が異なれば、半導体記憶装置の動作特性も
異なるので、半導体記憶装置の動作特性は特性曲線Ｂの
幅内で変動するからである。たとえば、第２２図に示す
ように、Ｖａａ腺Ａが簡単な短時間テスト（たとえば、
前述の（１）式に示すテスト）を行なったときの特性曲
線Ｂ１よりも正常動作領域側で、複雑な長時間テスト（
たとえば、前述の（２）式に示すテスト）を行なったと
きの動作特性曲線Ｂ２よりも誤動作領域側に位置する場
合、不良品は簡単な短時間テストで発見できないことに
なる。その結果、不良品を除くために複雑な長時間テス
トを実施しなければならず、テスト時間が長くなってし
まうという問題点があった。 この発明は、上記のような問題点を解消するためになさ
れたもので、簡単な短時間のテストで不良品を除け得る
ような半導体集積回路装置を提供することを目的とする
。 ［課題を解決するための手段］ この発明に係る半導体集積回路装置は、テストモードに
おいて半導体基板の電圧を切換えるための基板電圧切換
手段を備えるようにしたものである。 ［作用】 この発明においては、テストモードにおいて半導体基板
の電圧を切換えることにより、Ｖａａ線をシフトさせ、
それによって簡単な短時間テストでも異常な特性をもつ
半導体集積回路装置が誤動作するようにしている。 ［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。 第１図は、この発明の一実施例による半導体記憶装置に
含まれる基板電圧切換回路の構成を示すブロック，図で
ある。 第１図において、高電圧検出回路２０は、列アド９−２
ストローブ信号ＣＡＳを受ける外部端子８１に接続され
ている。高電圧検出回路２０は、外部端子８１に通常の
電圧が与えられると、制御信号Ｃｌ，Ｃ２を第１の状態
（たとえば、Ｃｌ−ｒＨＪ ，Ｃ２− ｒＬＪ ）にす
る。また、高電圧検出回路２０は、外部端子８１に所定
の高電圧が与えられると制御信号Ｃｌ，Ｃ２を第２の状
態（たとえば、ＣＩ− ｒＬＪ ，Ｃ２− ｒＨＪ ）
にする。 Ｖａａ発生回路１０ｇは、制御信号ＣＩ，Ｃ２が第１の
状態のとき、第１の基板電圧Ｖｆｌ＆＋を発生する。ま
た、Ｖａａ発生回路１０ａは、制御信号ＣＩ．Ｃ２が第
２の状態のとき、第２の基板電圧ｖａａ ２を発生する
。 上記の第１の基板電圧Ｖａｆｌ＋が第２１図．第２２図
のＶａａ線Ａ上にあり、第２の基板電圧Ｖ６８２が第２
１図．第２２図のＶａａｍＡ’上にあるとすると、その
半導体記憶装置に異常な部分が存在するときには、短時
間のテスト（特性曲線Ｂｌ）によっても半導体記憶装置
が誤動作することになる。 したがって、テスト時に外部端子８１に高電圧を与える
ことにより、その半導体記憶装置が異常な特性を有する
か否かを容易に検出することができる。 第２図は、この発明の他の実施例による半導体記憶装置
に含まれる基板電圧切換回路の構成を示すブロック図で
ある。 第２図においてタイミング検出回路３０ａは、列アドレ
スストローブ信号ＣＡＳが与えられる外部端子８１、行
アドレスストローブ信号ＲＡＳが与えられる外部端子８
２、および書込信号Ｗカ｛与えられる外部端子８３に接
続されている。タイミング検出回路３０ａは、列アドレ
スストローブ信号ＣＡＳ，行アド口スストローブ信号Ｒ
ＡＳおよび書込信号Ｗのタイミングが通常のタイミング
とは異なる所定のタイミングであるときテスト信号Ｔを
発生する。たとえば、列アドレスストローブ信号ＣＡＳ
がｒＬＪレベルに立下がったときに行アドレスストロー
ブ信号ＲＡＳおよび書込信号ＷがｒＬＪレベルである場
合に、テスト信号Ｔが発生される。 切換信号発生回路２０ａには、タイミング検出回路３０
ａからテスト信号Ｔが与えられるとともに、外部端子ｐ
Ｏを介して外部アドレス信号ＡＯが与えられる。切換信
号発生回路２０ａは、外部アドレス信号ＡＯがｒＨＪレ
ベルであるときに、テスト信号Ｔに応答して制御信号Ｃ
Ｉ，Ｃ２を前記第１の状態から第２の状態に切換える。 この制御信号ＣＩ，Ｃ２に応答して、ＶｌｌＢ発生回路
１０ ａ ４１基板電圧Ｖａ ａ ヲＶａ ａ ， カ
ラＶ６ ＩＳ２ ニ切換える。 第１図の実施例においては、外部端子８１に与えられる
電圧が通常の動作時の電圧よりも高い場合にテスト動作
が実行されるのに対して、第２図の実施例においては、
外部端子８１〜８３に与えられる列アドレスストローブ
信号ＣＡＳ、行アドレスストーブ信号ＲＡＳおよび書込
信号Ｗのタイミングが通常の動作時のタイミングと異な
る場合に、テスト動作と実行される。 第３図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第３図において、タイミング検出回路３０ａは、第２図
の実施例におけるタイミング検出回路３０ａと同様であ
る。切換信号発生回路２０ｂには、タイミング検出回路
３０ａからテスト信号が与えられるとともに、外部端子
ｐＯおよびｐ１を介して外部アドレス信号ＡＯおよびＡ
１が与えちれる。 切換信号発生回路２０ｂは、テスト信号Ｔに応答して、
外部アドレス信号ＡＯおよびＡ１に従って、制御信号Ｃ
Ｉ，Ｃ２およびＤを発生する。Ｖａａ発生回路１０ｂは
、制御信号ＣＩ，Ｃ２およびＤに従って、基板電圧Ｖａ
ａを３段階に変化させる。 したがっ゜て、第３図の実施例においては、種々の基板
電圧でテストを行なうことが可能となる。 第４図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第４図において、高電圧検出回路２０は、第１図に示さ
れる高電圧検出回路２０と同様である。 したがって、外部端子８１に高電圧が与えられると、ｒ
ＨＪレベルの制御信号Ｃ２を発生する。テスト信号発生
回路４０は、外部端子８２に与えられる行アドレススト
ローブ信号ＲＡＳがｒＬＪレベルであるときに、高電圧
検出回路２０からの制御信号Ｃ２に応答してテスト信号
Ｔを発生する。 切換信号発生回路２０ｂおよびｖａａ’発生回路１０ｂ
は第３図に示される切換信号発生回路２０ｂおよびＶａ
ｌｉ発生回路１０ｂと同様である。 第５図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第５図において、高電圧検出回路２０は、第１図に示さ
れる高電圧検出回路２０と同様である。 すなわち、外部端子８１に高電圧が与えられると、高電
圧検出回路２０はｒＨＪレベルの制御信号Ｃ２を発生す
る。タイミング検出回路３０ｂは、外部端子８１〜８３
に与えれる列アドレスストローブ信号σＡＳ、行アドレ
スストローブ信号ＲＡＳおよび書込信号Ｗのタイミング
が通常の動作時のタイミングと異なるときに、制御信号
Ｃ２に応答してテスト信号Ｔを発生する。切換信号発生
回路２０ｂおよびＶａａ発生回路１０ｂは、第３図に示
される切換信号発生回路２０ｂおよびＶａａ発生回路１
０ｂと同様である。 一般に、半導体記憶装置のテストは製造者により行なわ
れる。そのため、使用者がその半導体記憶装置を使用す
るときには、その半導体記憶装置が簡単にテスト動作の
状態に入らないようにすることが必要である。 一方、一般の半導体記憶装置においては、素子の実装密
度を上げるために、外部端子の数を最少限にする必要が
ある。そのため、その半導体記憶装置をテスト動作の状
態に設定するために特別な外部端子を設けることは好ま
しくない。したがって、この発明の実施例においては、
半導体記憶装置を特別な外部端子を設けることなくテス
ト動作の状態に設定するために、次の方法が用いられる
。 （１） 外部端子に与える電圧を通常の使用範囲外の電
圧に設定する。 （２） 外部端子に与える入力信号のタイミングを通常
の使用範囲外のタイミングに設定する。 （３） （１）の方法と（２）の方法との組合わせ
を行なう。 第１図および第４図の実施例が（１）の方法に相当し、
第２図および第３図の実施例が（２）の方法に相当する
。また、第５図の実施例が（３）の方法に相当する。 特に、第５図の実施例においては、半導体記憶装置の通
常の使用時に電気的なノイズ等によりその半導体記憶装
置がテスト状態に簡単に入らないように、外部端子に与
えられる電圧条件とタイミング条件との両方が与えられ
たときにのみ、テスト状態に設定される。このため、通
常の使用時に、誤ってテスト動作が行なわれることはな
い。 なお、ＶＩｓａ発生回路の発生電圧値を制御するための
制御信号を発生する回路の構成は、第１図〜第５図に示
される構成に限らず、外部端子に与えられる信号の状態
が、通常の動作時とは異なる所定の状態となったことに
応答して制御信号を発生する回路であれば他の構成でも
よい。 第６図は、第１図および第２図に示されるＶ，６発生回
路１０ａの構成の一例を示す回路図である。 第６図において、このＶａａ発生回路１０ａは、第１７
図に示す従来のＶａａ発生回路と同様に、リング発振回
路１およびチャージボンブ回路２を備える。さらに、リ
ング発振回路１とチャージボンブ回路２との皿には、イ
ンバータ回路Ｉ１が介挿されている。インバータ回路Ｉ
１は、ｖＣＣＷｓ源端子７とノードＮ１との間に直列に
接続されたｐＩＪ１電界効果トランジスタ（以下、ｐ−
ＦＥＴと称す）Ｑｌとｎ−ＦＥＴＱ２とを含む。また、
ノードＮ１ど接地との間には、ｎ−ＦＥＴＱ３が介挿さ
れる。このｎ − Ｆ Ｅ Ｔ Ｑ ３のゲートには、
制御信号Ｃ１が与えられる。また、ノードＮ１と接地と
の間には、ｎ−ＦＥＴＱ４およびＱ５が直列に接続され
て介挿される。ｎ−ＦＥＴＱ４のゲートには制御信号Ｃ
２が与えられる。ｎ−ＦＥＴＱ５のゲートは、ｎ−ＦＥ
ＴＱ５とｎ−ＦＥＴＱ５と６接続点であるノードＮ２に
接続されている。 次に、第６図に示すＶａａ発生回路の動作を説明する。 通常の動作時には、′Ｉｇ４ｍ信号Ｃ１がｒｌ｛Ｊレベ
ル、Ｃ２がｒＬＪレベルになっている。そのため、ｎ−
ＦＥＴＱ３がオンしており、ノードＮ１は接地される。 このとき、インバータ回路Ｉ１の出力信号φＣは、リン
グ発振回路１の出力信号φＣがｒＨＪレベルすなわちＶ
ｃｃであるとｎ−ＦＥＴＱ２がオンして接地レベルにな
り、逆に出力信号φＣがｒＬＪレベルすなわち接地レベ
ルであるとｐ−ＦＥＴＱＩがオンしてＶｃｃとなる。し
たがって、インバータ回路Ｉ１の出力信号φＣの振幅は
、リング発振回路１の出力信号φＣの振幅と同様にＶｃ
ｃとなる。その結果、出力端子６から得られる基板電圧
Ｖ６１ｋ＋は、前述の（４）式で示される値−（ＶＣＣ
−２ＶＴｌＩＮ）となる。 一方、テスト時には、＄１８信号Ｃ１がｒＬＪレベル、
Ｃ２がｒＨＪレベルとなる。そのため、ｎ−ＦＥＴＱ３
がオフし、ｎ−ＦＥＴＱ４がオンする。このとき、ノー
ドＮ１の電位は、ノードＮ２の電位がｎ−ＦＥＴＱ５の
作用によりｖ．Ｈ Ｎに固定されるので、同じ＜ＶＴＩ
ＩＮとなる。したがって、インバータ回路ｌ１の出力信
号φＣはｒＨＪレベルがＶｃｃでｒＬＪレベルがｖ，Ｈ
Ｎとなる。 その結果、出力信号φＣの振幅がＶｃｃ−ＶＴＩＩ開と
なり、出力端子６から得られる基板電圧ｖｓａ２は、次
式（５）で示される値となる。 Ｖ６６２−−（Ｖｃｃ ３ＶＴ１１Ｎ） −（５）
すなわち、テスト時の基板電圧ｖ，Ｂ ２は通常動作時
の基板電圧Ｖ８８＋に比べてｖＴ，ｌＭだけその絶対値
が小さくなる。その結果、Ｖａａ線が第２１図あるいは
第２２図に示すようにＡからＡ′へとシフトする。した
がって、半導体記憶装置に異常な部分が存在するときに
は、短時間のテスト（第２２図の特性曲線Ｂｌ）によっ
ても半導体記憶装置が誤動作することになる。それゆえ
に、短時間のテストで不良品が容易に発見でき、テスト
時間を短縮化することができる。 以上は、テスト時の基板電圧ｖａ ａ ２の絶対値を通
常時の基板電圧Ｖａａ＋の絶対値よりも小さくする場合
の例であるが、製造欠陥の内容によっては第２１図．第
２２図とは逆の特性を示すものもある。この場合は、テ
スト時の基板電圧Ｖａａ２の絶対値を通常動作時の基板
電圧Ｖ８８，の絶対値よりも大きくすることが必要とな
る。この場合の実施例を第７図に示す。 第７図は、第１図および第２図に示されるｖ８６発生回
路１０ａの構成の他の例を示す回路図である。 第７図のＶａａ発生回路１０ａは、第６図に示すＶａａ
発生回路と同様に、リング発振回路１およびチャージポ
ンプ回路２を備える。そして、リング発振回路１とチャ
ージポンプ回路２との間には、制御信号ＣＩに応答して
、リング発振回路１の出力信号φＣの振幅を切換えるた
めの回路手段が設けられている。この回路手段は、リン
グ発振回路ｌとチャージボンブ回路２との間に直列に接
続された２つのインバータ回路１２．１３と、電源供給
線ｔ１を介してインバータ回路！３の高電圧側と接続さ
れる動作電源切換回路１００とを含む。 インバータ回路Ｉ２は、直列に接続されたｐ−ＦＥＴＱ
ＩＯとｎ−ＦＥＴＱＩＩとを含む。これらｐ−ＦＥＴＱ
ＩＯ，ｎ−ＦＥＴＱＩＩのゲートには、リング発振回路
１の出力信号φＣが与えられる。そして、インバータ回
路Ｉ２は出力信号φＣの反転信号を出力ノードＮ３に出
力する。さらに、ｐ−ＦＥＴＱＩＯとＶｃｃ電源端子７
との間にはｎ−ＦＥＴＱ１２が介挿される。このｎ−Ｆ
ＥＴＱ１２のゲートは、Ｖｃｃ電源端子７に接続されて
いる。インバータ回路Ｉ３は、電源供給腺Ｌ１と接地と
の間に直接に接続されたｐ−ＦＥＴＱ１３とｎ−１７Ｅ
ＴＱ１４とを含む。このインバータ回路■３は、ｐ−Ｆ
ＥＴＱ１３，ｎ−ＦＥＴＱ１４のゲートにインバータ回
路Ｉ２の出力信号を受け、その反転信号φＣ′を出力ノ
ードＮ４に出力する。インバータ回路！３の出力信号φ
Ｃ′はチャージポンプ回路２１こ与えられる。 次に、第７図に示すＶａａ発生日路の動作を説明する。 まず、通常の動作時には、動作電源切換回路１００に与
えられる制御信号Ｃ１がｒＨＪレベルになっている。動
作電源切換回路１００はこのｒＨＪレベルの制御信号Ｃ
１に応答して、電源供給線見１にＶｃｃの電圧を供給す
る。したがって、インバータ回路１３は通常の電源電圧
Ｖｃｃを動作電源として反転動作を行なうことになる。 この場合、インバータ回路Ｉ３の出力信号φＣ′は、リ
ング発振回路１の出力信号φＣと同相でかつ同一振幅の
信号となる。そのため、出力端子６から得られる基板電
圧ＶＢ［１＋は、前述の（４）式で示され６Ｍ − （
ＶＣ Ｃ−２ＶＴ １１ Ｎ ）となる。 一方、テスト時には、制御信号Ｃ１がｒＬＪレベルとな
る。動作電源切換回路１００がこのｒＬＪレベルの制御
信号Ｃ１に応答して、電源供給線復１にＶＣＣ＋ＶＴ１
１Ｎの電圧を供給する。したがって、インバータ回路！
３は通常の電源電圧ＶｃＣよりもｎ−ＦＥＴのしきい値
電圧ＶＴＩＩＭだけ高い電圧を動作電源として反転動作
を行なうことになる。リング発振回路１の出力信号φＣ
がｒＬＪレベルすなわち接地レベルの場合、ｐ−ＦＥＴ
Ｑ１０，ｎ−ＦＥＴＱ１４がオンしてインバータ回路Ｉ
３の出力信号φＣ′は接地レベルとなる。逆に、リング
発振回路１の出力信号φＣがｒＨＪレベルすなわちＶｃ
ｃの場合、ｎ−ＦＥＴＱＩＩ，９−ＦＥＴＱ１３がオン
してインバータ回路Ｉ３の出力信号φＣ′は電源供給線
ｆＬ１の供給電圧ＶＣＣ＋ＶＴ，ＩＮ となる。したが
って、テスト時における出力信号φＣ′の振幅はＶＣＣ
＋ＶＴＮＮとなる。その結果、出力端子６から得られる
基板電圧ｖａ Ｂ ２は、次式（６）で示される値とな
る。 Ｖａａ２− （Ｖｃｃ ＶｖｎＮ） −（６）
すなわち、テスト時の基板電圧の絶対値を通常動作時の
基板電圧の絶対値に比べてｖ．Ｈ Ｎだけ大きくするこ
とができる。これにより、異常な特性を持つ半導体記憶
装置を容易に検出することができる。 なお、テスト時において、リング発振回路１の出力信号
φＣが「Ｌ」レベルの場合、インバータ回路Ｉ３のｐ−
ＦＥＴＱ１３のゲートにはインバ−タ回路■２の出力電
圧Ｖｃｃが与えられるが、このときｐ−ＦＥＴＱ１３の
ソース電位はＶｃｃ＋ＶＴｌＩＮ（電源供給線【１の電
位）となっているため、ｐ−ＦＥＴＱ１３が不所望にオ
ンするおそれがある。ｐ−ＦＥＴＱ１３がオンすると、
このときｎ−ＦＥＴＱ１４もオンしているので、動作電
源切換回路１００から接地へ向けて大きな貫通電流が流
れ、無駄な電力消費が発生する。これを防止するために
インバータ回路Ｉ２の出力ノードＮ３と電源洪給線ｆＬ
１との間にはｐ−ＦＥＴＱ１５が設けられている。この
ｐ−ＦＥＴＱ１５のゲートは、インバータ回路■３の出
力ノードＮ４に接続されている。すなわち、リング発振
回路１の出力信号φＣがｒＬＪレベルとなり、それに応
答してインバータ回路Ｉ３の出力信号φＣ′ もｒＬＪ
レベルになると、ｐ−ＦＥＴＱ１５がオンして、出力ノ
ードＮ３の電位をＶＣＣ＋ＶＴ１１Ｎにする。その結果
、ｐ−ＦＥＴＱ１３はオフし、貫通電流が阻止される。 また、このときｐ−ＦＥＴＱ１５がオンすることにより
、電源供給線悲１からｐ−ＦＥＴＱ１５．Ｉ）−ＦＥＴ
ＱＩＯを介してＶｃｃ電源端子７に向けて電流が逆流す
るおそれがあるが、ｎ−ＦＥＴＱ１２によってそのよう
な逆流が防止される。 次に、動作電源切換回路１００のより詳細な構成および
動作を説明する。動作電源切換回路１００は、大まかに
は３つのインバータ回路１４．１５および１６と、高電
圧発生回路１０１と、電圧クランブ回路１０２と、電圧
安定化回路１０３と、スイッチング素子１０４．１０５
と、電圧降下素子１０６とを含む。 高電圧発生回路１０１は、ローＦＥＴＱ１６．Ｑ１７と
昇圧用キャパシタＣ１とからなる。高電圧発生回路１０
１は一種のチャージボンブ回路であり、昇圧用キャパシ
タＣ１の一方電極にクロックバルスφを受けて、高電圧
Ｖｏを発生する。この高電圧発生回路１０１により発生
される電圧Ｖ●は、次式（７）で表わされる。 Ｖｏ−２Ｖｃｃ ２ＶＴ １１ Ｎ − （
７）ここで、ｖＴ１１ Ｎはｎ−ＦＥＴＱ１６．Ｑ１７
のしきい値電圧である。また、クロックバルスφの振幅
はＶｃｃである。高電圧発生回路１０１の出力は、電源
線【２に与えられる。 電圧クランプ回路１０２は、電源線ｔ２の電位を所望の
値にクランブするためのものであり、電源線ｌ２とＶｃ
ｃ電源端子７のと間に設けられたｎ−ＦＥＴＱ１８によ
り構成される。このｎ−ＦＥＴＱ１ｇのゲートは電源線
ｆＬ２に接続される。 高電圧発生回路１０１の作用により電源線悲２の電位が
ｎ−ＦＥＴＱ１８のソース電位（Ｖｃｃ）よりもｎ −
Ｆ Ｅ Ｔ Ｑ １ ８のしきい値電圧ＶＴ ｉ Ｎ
だけ高くなると、ｎ − Ｆ Ｅ Ｔ Ｑ １ ｇがオ
ンし、電源！ｌｊｌＪ１２からＶｃｃ電源端子７に向け
て電荷が流出する。その結果、電源１Ｍ痣２の電位はＶ
ｃｃ＋ＶＴ Ｈ Ｈに制限される。 電圧安定化回路１０３は、電源線悲２と接地との間に介
挿された安定化容ｆｆｉｃ２を含む。電圧安定化回路１
０３は、インバータ回路１３が動作したときに、電源線
銃２からインバータ回路ｌ２の出力側に電荷が供給され
るので、これによる電源線見２の電位の変動を小さくす
るために設けられたものである。 スイッチング素子１０５は、電源線逢２と電源供給線乱
１との間に介挿されたｐ−ＦＥＴＱ１９からなる。この
ｐ−ＦＥＴＱ１９のゲートには、インバータ回路■５の
出力信号Ｃｌ′が与えられる。電圧降下素子１０６は、
そのゲートとドレインが電源１ｉｕ２に接続されたｎ−
ＦＥＴＱ２０を含む。ｎ−ＦＥＴＱ２０のソースは、ノ
ードＮ５を介してスイッチング素子１０４に接続される
。 スイッチング素子１０４は、ノードＮ５と電源供給線庭
１との間に介挿されたｐ−ＦＥＴＱ２１を含む。ｐ−Ｆ
ＥＴＱ２１のゲートには、インバータ回路Ｉ６の出力信
号ＣＩ’が与えられる。 インバータ回路１４．１５および■６は、その順番で直
列接続されている。初段のインバータ回路ｌ４は、直列
に接続されたｐ−ＦＥＴＱ２２とｎ−ＦＥＴＱ２３とを
含む。これらｐ−ＦＥＴＱ２２，ｎ−ＦＥＴＱ２３のゲ
ートには、制御信号Ｃ１が与えられる。また、ｐ−ＦＥ
ＴＱ２２とＶＣＣ電源端子７との間には、逆流防止用の
ｎ−ＦＥＴＱ２４が介挿される。このｎ−ＦＥＴＱ２４
は、前述のｎ−ＦＥＴＱ１２と同じく逆流防止機能を有
する。中段のインバータ回路ｌ５は、電源線立２と接地
との間に直列に接続されたｐ−ＦＥＴＱ２５とｎ−ＦＥ
ＴＱ２６とを含む。これらｐ−ＦＥＴＱ２５，ｎ−ＦＥ
ＴＱ２６のゲートは、インバータ回路Ｉ４の出力ノード
Ｎ６に接続される。また、出力ノードＮ６と電源線見２
との間には、ｐ−ＦＥＴＱ２７が設けられる。このｐ−
ＦＥＴＱ２７のゲートには、インバータ回路Ｉ５の出力
信号Ｃｌ’が与えられる。ｐ−ＦＥＴＱ２７は、前述の
ｐ−ＦＥＴＱ１５と同様に、インバータ回路ｌ４の動作
電源（Ｖｃｃ）とインバータ回路■５の動作電源（Ｖｃ
ｃ＋Ｖｖ ｓ Ｎ ）とが異なることにより生ずるイ
ンバータ回路ｌ５の貫通電流を阻止する機能を有する。 最終段のインバータ回路Ｉ６は、電源線髪２と接地との
間に直列に接続されたｐ−ＦＥＴＱ２８とｎ − Ｆ
Ｅ Ｔ Ｑ ２ ９とを含む。これらｐ − Ｆ Ｅ
Ｔ Ｑ ２ ８ ， ｎ − Ｆ Ｅ Ｔ Ｑ２９の
ゲートには、インバータ回路Ｉ５の出力信号Ｃｌ’が与
えられる。前述したように、インバータ回路１５の出力
信号Ｃ１′．インバータ回路■６の出力信号ＣＩ’は、
それぞれ、スイッチング素子１０５．１０６にスイッチ
ング制御信号として与えられる。 通常の動作時においては、制御信号Ｃ１がｒＨＪレベル
であるので、インバータ回路■５の出力信号Ｃ Ｉ’
ハｒＨＪ ｌ，べ／Ｉｚ（ＶＣＣ＋Ｖ７）ｌＮ）、イン
バータ回路Ｉ６の出力信号Ｃｌ’ はｒＬＪレベル（接
地レベル）となる。そのため、ｐ−ＦＥＴＱ１９はオフ
し、ｐ−ＦＥＴＱ２１はオンする。 ここで、ノードＮ５の電位は、ｎ−ＦＥＴＱ２０により
電源線ｉ２の電位Ｖｃ ｃ＋Ｖ７ ＨＨからｎ−ＦＥＴ
Ｑ２０のＬきい値電圧ＶＴＨＮだけ下げられているので
、ｖＣＣとなっている。そのため、電源供給線Ｑ．１に
はｐ−ＦＥＴＱ２１を介しテｖｃｃの電圧が供給される
。 一方、テスト時においては、制御信号Ｃ１がｒＬＪレベ
ルとなるので、インバータ回路！５の出力信号Ｃｌ’は
ｒＬＪレベル（接地レベル）、インバータ回路Ｉ６の出
力信号０１′はｒＨＪレベル（ＶＣ Ｃ＋ＶＴ ｓ Ｎ
）となる。そのため、ｐ−ＦＥＴＱ１９はオンし、ｐ
−ＦＥＴＱ２８はオフする。したがって、この場合はｐ
−ＦＥＴＱＩ９を介して電源線［２（７）電圧ＶＣＣ＋
ＶＴＨＮがそのまま電源供給１！［１に供給される。 上記のごとくして、動作電源切換回路１００により半導
体記憶装置の動作モードに応じてインバータ回路ｌ３の
動作電圧が切換えられる。 第８図は、第１図および第２図の示されるｖ８ら発生回
路１０ａの構成のさらに他の例を示す回路図である。 第８図のＶＢＢ発生回路は、リング発振回路およびチャ
ージボンブ回路がそれぞれ２組設けられている。第１の
リング発振回路１ａはｒＬＪレベルが接地レベルでｒＨ
ＪレベルがＶｃｃの出力信号φＣ，を導出する。この出
力信号φｃ，は、ＡＮＤ’ｆ−ト８ａを介して第１のチ
ャージボンブ回路２ａに与えられる。ＡＮＤゲート８ａ
には、制御信号Ｃ１が開閉制御信号として与えられる。 第２のリング発振回路１ｂはｒＬＪレベルがｖＴＭ−で
ｒＨＪレベルがＶｃｃの出力信号φＣ２を導出する。こ
の出力信号φＣ２は、ＡＮＤゲート８ｂを介して第１の
チャージボンブ回路２ｂに与えられる。ＡＮＤゲー｝８
ｂには、制御信号Ｃ２が開閉制御信号として与えられる
。第１のチャージボンブ回路２ａおよび第２のチャージ
ポンプ回路２ｂは、それぞれの出力端が１本のＶ［１［
１線悲３に結合されている。 次に、第８図のＶｉｌ［１発生回路の動作を説明する。 通常の動作時には、制御信号Ｃ１がｒＨＪレベル、制御
゜信号Ｃ２が「Ｌ」レベルになっている。 そのため、ＡＮＤゲート８ａは開き、ＡＮＤゲー｝８ｂ
は閉じる。したがって、第１のチャージボンブ回路２ａ
のみが第１のリング発振回路１ａの出力信号φＣ，を受
けて動作する。出力信号φＣ１は前述したように、その
振幅がＶｃｃであるので、第１のチャージポンプ回路２
ａが発生する基板電圧ｖａ，，＋；ｉ、− （Ｖｃ ｃ
−２Ｖｔ Ｈ）１ ）となる。 一方、テスト時には、制御信号Ｃ１がｒＬＪレベル、制
御信号Ｃ２がｒＨＪレベルになる。そのため、ＡＮＤゲ
ー｝８ａは閉じ、ＡＮＤゲート８ｂは開く。したがって
、第２のチャージボンブ回路２ｂのみが第２のリング発
振回路１ｂの出力信号φｃ２を受けて動作する。出力信
号φＣ２は、前述したように、その振幅がＶｃｃ−Ｖ７
ＨＨであるので、第２のチャージボンブ２ｂが発生する
基板電圧ｖａ ａ ２は、 （Ｖｃ ｃ −３Ｖｔ
ｓ Ｎ ）となる。 以上のように、リング発振回路およびチャージボンブを
それぞれ２組設け、その出力点を結合し、制御信号によ
り各組のチャージポンプ回路の動作を制御することによ
り、２種類の基板電圧Ｖ，もを発生することができる。 第８図の例は２種類の基板電圧ＶＢＢを発生する場合を
示したが、リング発振回路およびチャージボンブの数を
さらに増やし、それに応じて＄ＩＩ１信号の数も増やす
ことにより、より多くの種類の基板電圧ＶＩＳ６を発生
することももちろん可能である。 第９図は、第１図および第２図に示されるｖも５発生回
路１０ａの構成のさらに他の例を示す回路図である。 第９図のＶａａ発生回路は、チャージボンブ回路におけ
る昇圧用キャパシタ５とｎ−ＦＥＴ４との間の信号線此
４に２組のトランジスタ直列回路が接続されている。す
なわち、一方のトランジスタ直列回路は、信号線琵４と
接地と間に直列に接続された２個のｎ−ＦＥＴ３ａ，Ｑ
３０を含む。 ｎ−ＦＥＴ３は、そのゲートが信号線琵４に接続されて
いる。ｎ−ＦＥＴＱ３０のゲートには制御信号Ｃ１が与
えられる。他方のトランジスタ直列回路は、信号線Ｑ．
４と接地との間に直列に接続された３個のｎ−ＦＥＴ３
ｂ，３ｃおよびＱ３１を含む。ｎ−ＦＥＴ３ｂは、その
ゲートが信号線ｌ４に接続されている。ｎ−ＦＥＴ３ｃ
は、そのゲートがｎ−ＦＥＴ３ｂとｎ−ＦＥＴ３ｃとの
接続点に接続されている。ｎ−ＦＥＴＱ３１のゲートに
は制御信号Ｃ２が与えられる。 次に、第９図のＶａｆ１発生回路の動作を説明する。 通常の動作時には、制御信号Ｃ１がｒＨＪレベル、制御
信号Ｃ２がｒＬＪレベルとなっている。 そのため、ｎ−ＦＥＴＱ３０がオンし、ｎ−ＦＥＴＱ３
１がオフする。その結果、Ｖ［ＩＩｌ１発生回路１０ａ
の動作は、第１７図に示すＶ［１Ｂ発生回路と同じにな
り、発生される基板電圧Ｖ８Ｂ＋は一（Ｖｃｃ−２Ｖｖ
Ｈ Ｎ ）となる〇一方、テスト時には、制御信号Ｃ
１がｒＬＪレベル、制御信号Ｃ２がｒＨＪレベルとなる
。そのため、ｎ−ＦＥＴＱ３０がオフし、ｎ − Ｆ
Ｅ Ｔ Ｑ３１がオンする。その結果、ｎ−ＦＥＴ３ｃ
の効果により、信号線駐４の電位が通常の動作時に比べ
てｎ−ＦＥＴ３ｃのしきい値電圧ｖ．Ｎ Ｎだけ高くな
る。したがって、このとき発生される基板電圧ｖ，ａ
２は−（ＶＣＣ ３ＶＴｌ４Ｎ）となる。 なお、第９図は２ＭＬ類の基板電圧Ｖａ［１を発生する
回路について示したが、信号線弘４と接地との間に介挿
されるトランジスタ直列回路の数をさらに増やし、それ
に応じて制御信号の数も増やせば、さらに多くの種類の
基板電圧Ｖａａを発生することも可能である。 第１０図は、第３図〜第５図に示されるＶＢＢ発生回路
の構成の一例を示す回路図である。この第１０図のＶａ
ｌｌ発生回路は、第６図に示すｖ［Ｉａ発生回路と第７
図に示すＶａａ発生回路とを組合わせた構成となってい
る。なお、動作電源切換回路１００は、第３図〜第５図
の切換信号発生回路２０ｂからの制御信号Ｄに応答して
動作を行なう。 第１０図のＶｆｊＢ発生回路によれば、制御信号Ｃ１，
Ｃ２およびＤに応答して、テスト時に少なくとも２種類
の基板電圧（通常動作時よりも高い基板電圧と低い基板
電圧）を発生することができる。 第１１図は、第１図，第４図および第５図に示される高
電圧検出回路２０の構成の一例を示す回路図である。 第１１図において、列アドレスストローブ信号ＣＡＳを
受ける外部端子８１とノードＮＩＯとの間に、複数のｎ
−ＦＥＴＱ８１〜Ｑ８ｎが直列に接続されている。ｎ−
ＦＥＴＱ８１〜Ｑ８ｎの各々のゲートは、そのドレイン
に接続されている。 ノードＮＩＯは、比較的高い抵抗値を有する抵抗素子Ｒ
１を介して接地されている。ノードＮＩＯとＶｃｃ電源
端子７との間にはｐ−ＦＥＴＱ９１が接続されている。 また、ノードＮＩＯは、２つのインバータ回路２１およ
び２２を介して出力端子０２に接続されている。 インバータ回路２１は、Ｖｃｃ電源端子７とノードＮｉ
ｌとの間に接続されたｐ−ＦＥＴＱ９２およびノードＮ
ｌｌと接地との間に接続されたｎ−ＦＥＴＱ９３を含む
。また、インバータ回路２２は、Ｖｃｃｔ源端子７と出
力端子０２との間に接続されたｐ−ＦＥＴＱ９４および
出力端子０２と接地との間に接続されたｎ − Ｆ Ｅ
Ｔ Ｑ ９ ５を含む。ノードＮｉｌは、ｐ−ＦＥＴ
Ｑ９１のゲートおよび出力端子０３に接続されている。 出力端子０２から制御信号Ｃ２が出力され、出力端子０
３から制御信号Ｃ１が出力される。 次に、第１１図の高電圧検出回路２０の動作について説
明する。ｎ−ＦＥＴのしきい値電圧ｖＴ１１Ｎを０．５
Ｖ、外部端子８１とノードＮＩＯとの間に接続されるｎ
−ＦＥＴＱ８１〜Ｑ８口の数を１３と仮定すると、これ
らのｎ−ＦＥＴＱ８１〜Ｑ８ｎを導通状態にするために
は、外部端子８１とノードＮＩＯとの間に６，５Ｖ （
０．５Ｖｘ１３）以上の電圧を印加する必要がある。 半導体記憶装置においてｒＨＪレベルの入力信号の電位
の最大値は６．５ｖと規定されている。 また、ノードＮＩＯは抵抗素子Ｒ１を介して接地されて
いるので、通常その電位はｒＬＪレベルとなっている。 そのため、ｐ−ＦＥＴＱ９２がオンしており、出力端子
０３の電位がｒＨＪレベルとなっている。また、ｎ−Ｆ
ＥＴＱ９５がオンし、出力端子０２の電位がｒＬＪレベ
ルとなっている。 したがって、制御信号Ｃ１がｒＨＪレベル、制御信号Ｃ
２がｒＬＪレベルとなっている。 次に、外部端子８１に６．５ｖ以上の電圧が印加される
。たとえば、外部端子８１に１０ｖの電圧が印加される
と、ノードＮＩＯの電位は、３．５Ｖ （ＩＯＶ−６．
５Ｖ）となる。それにより、ｎ−ＦＥＴＱ９３がオンし
、ノードＮｉｌの電位がｒＬＪレベルとなる。その結果
、ｐ−ＦＥＴＱ９４がオンし、出力端子０２の電位が電
源電位Ｖｃｃまで引上げられる。したがって、制御信号
Ｃ１がｒＬＪレベル、制御信号Ｃ２がｒＨＪレベルとな
る。 なお、制御信号Ｃ１がｒＬＪレベルになることにより、
ｐ−ＦＥＴＱ９１がオンする。そのため、一旦外部端子
８１に高電圧が印加されると、その高電圧の印加がなく
なっても、制御信号Ｃ１およびＣ２の状態は、ｐ−ＦＥ
ＴＱ９１によって保持されることになる。すなわち、テ
ストの期間中に外部端子８１に列アドレスストローブ信
号ＣＡＳがパルス状に加わり、その電圧が０■になって
も、テストの状態が維持される。 逆に、このテストの状態を解除するためには、半導体記
憶装置に供給される電源を一旦オフにし、Ｖｃｃ電源端
子７に与えられる電圧をＯｖに低下させればよい。これ
により、ノードＮＩＯの電位が接地電位となり、通常の
動作を行なうことが可能となる。 なお、第１１図の回路においては、高電圧が印加される
外部端子、として列アドレスストローブ信号ＣＡＳを受
ける外部端子８１が用いられているが、書込信号Ｗを受
ける外部端子８３などの他の外部端子を用いてもよい。 第１２図は、第２図に示される切換信号発生回路２０ａ
の構成の一例を示す回路図である。 この切換信号発生回路２０ａは、ｎ−ＦＥＴＱ９６、イ
ンバータ回路６１〜Ｇ４、および１ショットパルス発生
囲路２３を含む。１ショットパルス発生回路２３は、入
力端子２４に与えられるテスト信号ＴのｒＬＪレベルか
らｒＨＪレベルへの変化を検出し、正極性の単発パルス
を発生する。 インバータ回路Ｇ１およびＧ２は、ラッチ回路を構成す
る。 通常の動作時には、テスト信号ＴはｒＬＪレベルとなっ
ている。これにより、１ショットパルス２３の出力は「
Ｌ」レベルとなっており、ｎ−ＦＥＴＱ９６は非導通状
態となっている。その結果、外部端子ｐＯに与えられる
アドレス信号ＡＯはラッチ回路２５に入力されない。ま
た、電源投入時においてノードＮ１２はｒＨＪに初期設
定される。 そのため、ノードＮ１２の電位はラッチ２５によってｒ
ＨＪレベルに固定される。その結果、インバータ回路Ｇ
３から出力される制御信号Ｃ２が「Ｌ」レベルとなり、
インバータ回路Ｇ４から出力される制御信号Ｃ１はｒＨ
Ｊレベルとなる。 テスト時には、テスト信号ＴがｒＬＪレベルからｒＨＪ
レベルに変化する。それにより、１ショットパルス発生
回路２３から単発パルスが発生され、一定時間ｎ−ＦＥ
ＴＱＱ６が導通する。その結果、外部端子ｐＯに与えら
れているアドレス信号ＡＯがラッチ回路２５に取込まれ
、ラッチされる。したがって、アドレス信号ＡＯがｒＨ
Ｊレベル（″１”）のときには、ノードＮ１２の電位が
ｒＬＪレベルとなり、制御信号Ｃ２がｒＨＪレベル、制
御信号Ｃ１がｒＬＪレベルとなる。これに対して、アド
レス信号ＡＯがｒＬＪレベル（ ’０’ ）のときには
、制御信号Ｃ２はｒＬＪレベル、制御信号Ｃ１はｒＨＪ
レベルとなる。 第１３図は、第３図〜第５図に示される切換信号発生回
路２０ｂの構成の一実施例を示す回路図である。 第１３図の切換信号発生回路２０ｂには、ｎ −ＦＥＴ
Ｑ９８、ラッチ回路２６、およびインバータ回路Ｇ７，
Ｇ８がさらに設けられている。ラッチ回路２６は、イン
バータ回路Ｇ５，Ｇ６からなる。切換信号発生回路２０
ｂのその他の部分は、第１２図の切換信号発生回路２０
ａと同様である。 通常の動作時には、テスト信号ＴがｒＬＪレベルとなっ
て゜いるので、ｎ−ＦＥＴＱ９６．Ｑ９８がオフしてい
る。また、電源投入時においてノードＮ１２とＮ１３は
ｒＨＪに初期設定される。その結果、ノードＮ１２とＮ
１３の電位は、ラッチ２５と２６によってｒＨＪレベル
に固定される。 そのため、制御信号Ｃ１およびＤはｒＨＪレベルとなり
、制御信号Ｃ２はｒＬＪレベルとなる。したがって、第
１０図のＶａａ発生回路において、ｎ−ＦＥＴＱ３はオ
ン、ｎ−ＦＥＴＱ４はオフとなり、また動作電源切換回
路１００は電源洪給線ｔ１に通常の電源電圧Ｖｃｃを供
給する。その結果、インバータ回路Ｉ２の出力信号φＣ
′はリング発振回路１の出力信号φＣと同じ振幅となり
、チャージボンブ回路２は−（Ｖｃｃ ２ＶＴＩＩＮ
）の基板電圧ＶＢｆｌ＋を発生する。 テスト時には、テスト信号ＴがｒＨＪレベルになるので
、外部端子ｐＯに与えられるアドレス信号ＡＯがラッチ
回路２５に取込まれ、外部端子ｐ１に与えられるアドレ
ス信号Ａ１がラッチ回路２６に取込まれる。これにより
、アドレス信号ＡＯがｒＨＪレベルでアドレス信号Ａ１
がｒＬＪレベルの場合は、制御信号Ｃ１が「Ｌ」レベル
で制御信号Ｃ２およびＤがｒＨＪレベルとなる。したが
って、第１０図のＶａａ発生回路において、ｎ−ＦＥＴ
Ｑ３がオフし、ｎ−ＦＥＴＱ４がオンするので、ノード
Ｎ１の電位はＶ．，Ｎとなる。また、動作電源切換回路
１００は電源供給線追１に通常の電源電圧Ｖ。Ｃを倶給
する。これによって、イ？バー夕回路Ｉ２の出力信号φ
Ｃ′の低レベルがＶＴＨＨになり、チャージボンブ回路
２は−（Ｖｃｃ−３ＶｙＨＮ）の基板電圧ｖ，，ａ ２
を発生する。一方、アドレス信号ＡＯがｒＬＪレベルで
アドレス信号Ａ１がｒＨＪレベルの場合は、制御信号Ｃ
１がｒＨＪレベルで制御信号Ｃ２およびＤがｒＬＪレベ
ルとなる。その結果、第１０図において、ｎ − Ｆ
Ｅ Ｔ Ｑ ３がオンし、ｎ−ＦＥＴＱ４がオフする。 これにより、ノードＮ１の電位は接地電位となる。また
、動作電源切換回路１００は、電源供給線ｍｌに（Ｖｃ
ｃ＋Ｖ７ ，ＩＮ ）の電圧を供給する。これにより
、インバータ回路Ｉ２の出力信号φＣ′の高レベルがＶ
ｃｃ＋Ｖ■８Ｈとなり、チャージボンブ回路２はー（Ｖ
ｃｃ ＶｖＨ間）の基板電圧ｖａａｓを発生する。 上記のごと《、第１３図の切換信号発生回路２０ｂと第
１０図のＶＢ＆発生回路１０ｂとを用いれば、テスト時
において基板電圧Ｖａａを通常の動作時の基板電圧とは
異なる２段階に切換えることができる。 第１４図は、第２図および第３図に示されるタイミング
検出回路３０ａの構成の一例を示す回路図である。 第１４図のタイミング検出回路３０ａは、ｎ−ＦＥＴＱ
ＩＯＩ〜Ｑ１０４、インバータ回路６９〜Ｇ１４、ＡＮ
ＤゲートＧ１５および１ショットパルス発生回路３１を
含む。インバータ回路Ｇ９およびＧＩＯがラッチ回路３
２を構成し、インバータ回路Ｇ１１およびＧ１２がラッ
チ回路３３を構成する。ラッチ回路３２は、ｎ−ＦＥＴ
ＱＩＯ１を介して、列アドレスストローブ信号ＣＡＳを
受ける外部端子８１に接続されている。ラッチ回路３３
は、ｎ−ＦＥＴＱ１０２を介して、書込信号Ｗを受ける
外部端子８３に接続されている。１ショットパルス発生
回路３１には、外部端子８２およびインバータ回路０１
３を介して行アドレスストローブ信号ＲＡＳが入力され
る。 次に、第１４図のタイミング検出回路３０ａの勤作につ
いて説明する。 外部端子８２に与えられる行アドレスストローブ信号Ｒ
ＡＳがｒＬＪレベルに立下がると、１ショットパルス発
生回路３１から単発バルスＯＰが発生される。これによ
り、ｎ−ＦＥＴＱＩＯＩおよびＱ１０２がオンする。そ
の結果、外部端子８１および８３に与えられる列アドレ
スストローブ信号ＣＡＳおよび書込信号Ｗがそれぞれラ
ッチ回路３２および３３に取込まれる。 通常の動作時には、第１５Ａ図に示すように、行アドレ
スストローブ信号ＲＡＳがｒＬＪレベルに立下がった時
点ｔにおいて、列アドレスストローブ信号ＣＡＳおよび
書込信号ＷはｒＨＪレベルとなっている。そのため、ノ
ードＮ１４およびＮ１５の電位・はｒＬＪ レベルとな
り、ＡＮＤゲートＧ１５からはｒＬＪレベルのテスト信
号Ｔが出力される。 テスト時には、第１５Ｂ図に示すように、行アドレスス
トローブ信号ＲＡ．ＳがｒＬＪレベルに立下がる時点ｔ
で、列アドレスストローブ信号ＣＡ丁および書込信号Ｗ
がｒＬＪレベルに設定される。 そのため、単発パルスＯＰが発生されることにより、列
アドレスストローブ信号ＣＡＳおよび書込信号Ｗ６＜ラ
ッチ回路３２および３３にそれぞれ取込まれると、ノー
ドＮ１４およびＮ１５の電位がｒＨＪレベルとなる。そ
の結果、ＡＮＤゲートＣ１５からはｒＨＪレベルのテス
ト信号Ｔが発生される。このテスト信号Ｔが、切換信号
発生回路２０ａおよび切換信号発生回路２０ｂに与えら
れる。 第１６図は、第４図に示されるテスト信号発生回路４０
の構成の一実施例を示す回路図である。 第１６図において、ＡＮＤゲートＧ１６の一方の入力端
子は、インバータ回路Ｇ１７を介して、行アドレススト
ローブ信号ＲＡＳを受ける外部端子８２に接続されてい
る。また、ＡＮＤゲートＣ１６の他方の入力端子は、第
１１図に示される高電圧検出回路２０の出力端子０２に
接続されている。第１６図のテスト信号発生回路４０に
おいては、行アドレスストローブ信号ＲＡＳがｒＬＪレ
ベルになりかつ高電圧検出回路２０から与えられる制御
信号Ｃ２がｒＨＪレベルになったときにのみ、「Ｈ」レ
ベルのテスト信号Ｔが発生される。 第１７図は、第５図に示されるタイミング検出回路３０
ｂの構成の一例を示す回路図である。 第１６図のタイミング検出回路３０ｂは、ＡＮＤゲート
Ｇ１７が設けられていることを除いて、第１４図のタイ
ミング検出回路３０ａと同様である。ＡＮＤゲートＧ１
７の一方の入力端子はＡＮＤゲー｝Ｇ１５の出力端子に
接続され、ＡＮＤゲ−ｌＧ１７の他方の入力端子は第１
１図に示される高電圧検出回路２０の出力端子０２に接
続されている。 第１７図のタイミング検出回路３０ｂにおいては、行ア
ドレスストローブ信号ＲＡＳの立下がり時に列アドレス
ストローブ信号ＣＡＳおよび書込信号ＷがｒＬＪレベル
であり、かつ、高電圧検出回路２０から与えられる制御
信号Ｃ２がｒＨＪレベルであるときのみ、「Ｈ」レベル
のテスト信号Ｔが発生される。 なお、上記実施例では、半導体記憶装置をテスト状態に
設定するための外部端子として、入力端子が用いられて
いるが、入出力兼用端子または出力端子を用いてもよい
。 以上、第１図〜第５図に示される基板電圧切換回路を半
導体記憶装置に適用する場合について説明したが、この
発明は、半導体基板上に形成された集積回路装置であれ
ば他の回路にも適用可能である。 ［発明の効果］ 以上のように、この発明によれば、テストモードにおい
て基板電圧を通常の動作時とは異なる電圧に切換えるこ
とができるので、半導体集積回路装置を誤動作させやす
くすることができる。その結果、短時間のテストによっ
て不良品を発見することができ、テスト時間の短縮化を
図ることができる。
導体記憶装置を製造するメーカは、完成した半導体記憶
装置に対して種々のテストを施し、不良品の排除を図る
。このテストには様々の種類があるが、最も簡単なもの
は、全メモリセルに「０」を書込んだ後に全メモリセル
からデータを読出してチェックし、次に全メモリセルに
「１」を書込んだ後に全メモリセルからデータを読出し
てチェックするテストである。たとえば、４Ｍビットの
ＤＲＡＭの場合に対してこのテストを行なうとすると、
そのテスト時間Ｔ１は次式（１）で表わされる。 Ｔｌ−４Ｘ４Ｘ１０’ ｘ．１０μｓｅｃ −１６０秒
・・・（１） ここで、最初の４は、「０」の書込み、「Ｏ」の読出し
、「１」の書込みおよび「１」の読出しに相当する。ま
た、次の４Ｘ１０’は、メモリ容量に相当する。最後の
１０μｓｅｃは、サイクル時間であり、行アドレススト
ローブ信号ＲＡＳの最大パルス幅に相当する。 実際には、上述のテストだけでは異常部分を検出できな
い場合がある。そのため、たとえば、入力信号のタイミ
ング条件、アドレス信号の番地指定順序、メモリセルに
書込まれるデータのパターンなどを変えた別のテストも
行なう必要がある。 しかしながら、テストの種類によっては、そのテスト時
間が極めて長くなり、実行が困難な場合がある。たとえ
ば、最悪条件に近いテストとして知られているＷａｌｋ
ｉｎｇ Ｐａｔｔｅｒｎを用いたテスト（電子通信学
会論文２１９７７−１２Ｖｏｌ．Ｊ６０−Ｄ Ｎｏ．
１２ ｐｐ．１０３１〜１０３８に示されている）は
、そのテスト時間Ｔ２が次式（２）で示されるように極
めて長時間となる。 Ｔ ２ ＃２ ｘ （メモリ容量）２× （サイクル時
間）−２Ｘ （４Ｘ１０’ ）２ＸＩＯＸＩＯ−’秒−
３．２Ｘ１０８秒−１０．１年 ・・・（２）そのた
め、できるだけ短時間のテストで不良品を発見できるこ
とがテスト時間の短縮化を図る点で好ましい。そこで、
この発明は、長時間のテストを行なうことなく、短時間
のテストで不良品を発見できるようにすることを目的と
する。 ところで、半導体記憶装置が不良品かどうか、すなわち
或る条件の下で誤動作するかどうかは、電源電圧と基板
電圧とが密接に関係するので、以下、そのことについて
説明する。 第１８図は、従来の基板バイアス電圧発生回路（以下、
ＶＢ８発生回路と称す）の一般的な構成を示すブロック
図である。従来の半導体記憶装置においては、動作速度
の高速化および動作の安定化を図るために、このような
Ｖａａ発生回路が設けられている。このＶｌＩ８発生回
路は、Ｐ型半導体基板またはＰ型ウエル領域に一定の大
きさの負電圧を供給することにより、これらＰ型半導体
基板またはＰ型ウエル領域とそれらに隣接する反対導電
型（Ｎ型）の領域との間のＰＮ接合部に加わる逆方向の
バイアスを太き《する。それによって、半導体記憶装置
のＰＮ接合部に寄生するＰＮ接合容量が小さくされる。 その結果、メモリセルから内部信号線に読出される信号
量が増大し、動作速度の高速化および動作の安定化が図
られる。 第１８図を参照して、従来のＶｆｌ＆発生回路は、複数
のインバータ回路からなるリング発振回路１と、その出
力信号φＣを受けるチャージポンプ回路２とによって構
成される。チャージボンブ回路２は、その一方電極にリ
ング発振回路１の出力信号φＣを受けるチャージポンプ
用キャパシタ５と、このチャージポンプ用キャパシタ５
の他方電極と接地との間に介挿されるＮ型電界効果トラ
ンジスタ（以下ｎ−ＦＥＴと称す）３と、チャージボン
ブ用キャパシタ５の他方電極と出力端子６との間に介挿
されるｎ−ＦＥＴ４とを含む。ｎ−ＦＥＴ３は、そのド
レインとゲートとがチャージポンプ用キャパシタ５の他
方電極に接続されている。また、ｎ−ＦＥＴ４は、その
ドレインとゲートとが出力端子６に接続されている。ｎ
−ＦＥＴ３および４は、整流素子としての機能を有し、
チャージポンプ回路２は一種の整流回路と見ることもで
きる。このようなＶＩＳ８発生回路において、リング発
振回路１の出力信号φＣの電位が変化することにより、
チャージポンプ用キャパシタ５の充放電が行なわれる。 すなわち、出力信号φＣの正から負への電位変化時にの
み基板側すなわち出力端子６側が負の電位に充ｌ電され
る。この電位変化が繰返される；とにより、基板側は或
る値の電位まで充電されることになる。この値は、近似
的に次式（３）で表わされる。 Ｖ［１ ［１ − （Ｖｃ−２ＶＴ ＨＭ ）
− （３）（３）式において、Ｖｃは出力信号φＣの電
圧振幅である。また、ｖＴ１１Ｎはｎ−ＦＥＴ３および
４のしきい値電圧である。ここで、Ｖｃは電源電圧Ｖｃ
ｃと同一値に設定されることが一般的である。そのため
に、リング発振回路１にはＶｃｃ電源端子７を介して電
源電圧Ｖｃｃが印加されている。この場合、（３）式は
次式（４）のようになる。 Ｖａ６ −− （Ｖｃ Ｃ−２ＶＴ １１ Ｎ ）
− （４）第１９図のＶ６１Ｓ線Ａは、上式（４）の関
係を示している。 ところで、前述したごとく、電源電圧ＶｃｃとＶａａ発
生回路により供給される基板電圧ＶＢ＆とは半導体記憶
装置の動作に対し、相互にかつ密接に関係している。た
とえば、電源電圧ｖＣＣが大きく基板電圧Ｖａａが小さ
い場合は、内部回路のノイズが増大するとともに、半導
体記憶装置内のトランジスタ、特にメモリセルに用いら
れているトランジスタのしきい値電圧が低下するので、
半導体記憶装置が誤動作を起こしやすくなる。逆に、電
源電圧Ｖｃｃが小さく基板電圧ＶＢＢが大きい場合は、
メモリセルに蓄積される電荷量が減少するので、同じく
誤動作を起こしやすくなる。 この関係を示したのが、第１９図の特性曲線Ｂである。 この特性曲線Ｂは、電源電圧Ｖｃｃとは独立に外部から
強制的に基板電圧Ｖａａを与えて半導体記憶装置の動作
特性を調べた結果を表わしたものである。すなわち、特
性曲線Ｂの内側が正常動作領域で、外側が誤動作領域を
示している。したがって、基板電圧Ｖａａが特性曲線Ｂ
の内側にある限り、半導体記憶装置は正常に動作する。 なお、特性曲線Ｂは斜線で示されるような或る幅を有し
ている。これは、半導体記憶装置の動作条件（たとえば
、入力信号のタイミング条件、アドレス信号の番地指定
順序、メモリセルに書込まれるデータパターンなど）に
よって、半導体記憶装置の動作特性が変動することを示
している。前述したごとく、半導体記憶装置のテストは
、種々の条件を変えて行なわれる。そのため、実施する
テストの種類が異なれば、半導体記憶装置の動作特性は
、特性曲線Ｂの斜線の幅内で変動する。 正常な半導体記憶装置においては、第１９図に示すごと
く、正常動作領域が広いので、Ｖａａ線Ａは、常に正常
動作領域内に存在する。したがって、どのようなテスト
を行なっても半導体記憶装置は正常に動作する。これに
対し、製造中に発生したごみ等により一部のメモリセル
のトランジスタのしきい値電圧が異常に低下した場合、
半導体記憶装置の動作特性は、その異常なメモリセルに
よって決まり、特性曲線Ｂの形状が変化する。すなわち
、正常動作領域が狭くなる。その結果、第２０図に示す
ごとく、ＶａａｌｌＡが完全に特性曲線Ｂの外側、すな
わち誤動作領域に出た場合、どのようなテストを行なっ
ても半導体記憶装置は誤動作する。したがって、良品を
容易に発見できる。 ［発明が解決しようとする課題］ しかしながら、・第２１図に示すように、ｖａａ線Ａが
特性曲ｉ１Ｂの幅の中に存在する場合は問題となる。す
なわち、この場合、半導体記憶装置はテストの種類によ
って正常に動作したり誤動作したりする。なぜならば、
テストの種類が異なれば、半導体記憶装置の動作特性も
異なるので、半導体記憶装置の動作特性は特性曲線Ｂの
幅内で変動するからである。たとえば、第２２図に示す
ように、Ｖａａ腺Ａが簡単な短時間テスト（たとえば、
前述の（１）式に示すテスト）を行なったときの特性曲
線Ｂ１よりも正常動作領域側で、複雑な長時間テスト（
たとえば、前述の（２）式に示すテスト）を行なったと
きの動作特性曲線Ｂ２よりも誤動作領域側に位置する場
合、不良品は簡単な短時間テストで発見できないことに
なる。その結果、不良品を除くために複雑な長時間テス
トを実施しなければならず、テスト時間が長くなってし
まうという問題点があった。 この発明は、上記のような問題点を解消するためになさ
れたもので、簡単な短時間のテストで不良品を除け得る
ような半導体集積回路装置を提供することを目的とする
。 ［課題を解決するための手段］ この発明に係る半導体集積回路装置は、テストモードに
おいて半導体基板の電圧を切換えるための基板電圧切換
手段を備えるようにしたものである。 ［作用】 この発明においては、テストモードにおいて半導体基板
の電圧を切換えることにより、Ｖａａ線をシフトさせ、
それによって簡単な短時間テストでも異常な特性をもつ
半導体集積回路装置が誤動作するようにしている。 ［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。 第１図は、この発明の一実施例による半導体記憶装置に
含まれる基板電圧切換回路の構成を示すブロック，図で
ある。 第１図において、高電圧検出回路２０は、列アド９−２
ストローブ信号ＣＡＳを受ける外部端子８１に接続され
ている。高電圧検出回路２０は、外部端子８１に通常の
電圧が与えられると、制御信号Ｃｌ，Ｃ２を第１の状態
（たとえば、Ｃｌ−ｒＨＪ ，Ｃ２− ｒＬＪ ）にす
る。また、高電圧検出回路２０は、外部端子８１に所定
の高電圧が与えられると制御信号Ｃｌ，Ｃ２を第２の状
態（たとえば、ＣＩ− ｒＬＪ ，Ｃ２− ｒＨＪ ）
にする。 Ｖａａ発生回路１０ｇは、制御信号ＣＩ，Ｃ２が第１の
状態のとき、第１の基板電圧Ｖｆｌ＆＋を発生する。ま
た、Ｖａａ発生回路１０ａは、制御信号ＣＩ．Ｃ２が第
２の状態のとき、第２の基板電圧ｖａａ ２を発生する
。 上記の第１の基板電圧Ｖａｆｌ＋が第２１図．第２２図
のＶａａ線Ａ上にあり、第２の基板電圧Ｖ６８２が第２
１図．第２２図のＶａａｍＡ’上にあるとすると、その
半導体記憶装置に異常な部分が存在するときには、短時
間のテスト（特性曲線Ｂｌ）によっても半導体記憶装置
が誤動作することになる。 したがって、テスト時に外部端子８１に高電圧を与える
ことにより、その半導体記憶装置が異常な特性を有する
か否かを容易に検出することができる。 第２図は、この発明の他の実施例による半導体記憶装置
に含まれる基板電圧切換回路の構成を示すブロック図で
ある。 第２図においてタイミング検出回路３０ａは、列アドレ
スストローブ信号ＣＡＳが与えられる外部端子８１、行
アドレスストローブ信号ＲＡＳが与えられる外部端子８
２、および書込信号Ｗカ｛与えられる外部端子８３に接
続されている。タイミング検出回路３０ａは、列アドレ
スストローブ信号ＣＡＳ，行アド口スストローブ信号Ｒ
ＡＳおよび書込信号Ｗのタイミングが通常のタイミング
とは異なる所定のタイミングであるときテスト信号Ｔを
発生する。たとえば、列アドレスストローブ信号ＣＡＳ
がｒＬＪレベルに立下がったときに行アドレスストロー
ブ信号ＲＡＳおよび書込信号ＷがｒＬＪレベルである場
合に、テスト信号Ｔが発生される。 切換信号発生回路２０ａには、タイミング検出回路３０
ａからテスト信号Ｔが与えられるとともに、外部端子ｐ
Ｏを介して外部アドレス信号ＡＯが与えられる。切換信
号発生回路２０ａは、外部アドレス信号ＡＯがｒＨＪレ
ベルであるときに、テスト信号Ｔに応答して制御信号Ｃ
Ｉ，Ｃ２を前記第１の状態から第２の状態に切換える。 この制御信号ＣＩ，Ｃ２に応答して、ＶｌｌＢ発生回路
１０ ａ ４１基板電圧Ｖａ ａ ヲＶａ ａ ， カ
ラＶ６ ＩＳ２ ニ切換える。 第１図の実施例においては、外部端子８１に与えられる
電圧が通常の動作時の電圧よりも高い場合にテスト動作
が実行されるのに対して、第２図の実施例においては、
外部端子８１〜８３に与えられる列アドレスストローブ
信号ＣＡＳ、行アドレスストーブ信号ＲＡＳおよび書込
信号Ｗのタイミングが通常の動作時のタイミングと異な
る場合に、テスト動作と実行される。 第３図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第３図において、タイミング検出回路３０ａは、第２図
の実施例におけるタイミング検出回路３０ａと同様であ
る。切換信号発生回路２０ｂには、タイミング検出回路
３０ａからテスト信号が与えられるとともに、外部端子
ｐＯおよびｐ１を介して外部アドレス信号ＡＯおよびＡ
１が与えちれる。 切換信号発生回路２０ｂは、テスト信号Ｔに応答して、
外部アドレス信号ＡＯおよびＡ１に従って、制御信号Ｃ
Ｉ，Ｃ２およびＤを発生する。Ｖａａ発生回路１０ｂは
、制御信号ＣＩ，Ｃ２およびＤに従って、基板電圧Ｖａ
ａを３段階に変化させる。 したがっ゜て、第３図の実施例においては、種々の基板
電圧でテストを行なうことが可能となる。 第４図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第４図において、高電圧検出回路２０は、第１図に示さ
れる高電圧検出回路２０と同様である。 したがって、外部端子８１に高電圧が与えられると、ｒ
ＨＪレベルの制御信号Ｃ２を発生する。テスト信号発生
回路４０は、外部端子８２に与えられる行アドレススト
ローブ信号ＲＡＳがｒＬＪレベルであるときに、高電圧
検出回路２０からの制御信号Ｃ２に応答してテスト信号
Ｔを発生する。 切換信号発生回路２０ｂおよびｖａａ’発生回路１０ｂ
は第３図に示される切換信号発生回路２０ｂおよびＶａ
ｌｉ発生回路１０ｂと同様である。 第５図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第５図において、高電圧検出回路２０は、第１図に示さ
れる高電圧検出回路２０と同様である。 すなわち、外部端子８１に高電圧が与えられると、高電
圧検出回路２０はｒＨＪレベルの制御信号Ｃ２を発生す
る。タイミング検出回路３０ｂは、外部端子８１〜８３
に与えれる列アドレスストローブ信号σＡＳ、行アドレ
スストローブ信号ＲＡＳおよび書込信号Ｗのタイミング
が通常の動作時のタイミングと異なるときに、制御信号
Ｃ２に応答してテスト信号Ｔを発生する。切換信号発生
回路２０ｂおよびＶａａ発生回路１０ｂは、第３図に示
される切換信号発生回路２０ｂおよびＶａａ発生回路１
０ｂと同様である。 一般に、半導体記憶装置のテストは製造者により行なわ
れる。そのため、使用者がその半導体記憶装置を使用す
るときには、その半導体記憶装置が簡単にテスト動作の
状態に入らないようにすることが必要である。 一方、一般の半導体記憶装置においては、素子の実装密
度を上げるために、外部端子の数を最少限にする必要が
ある。そのため、その半導体記憶装置をテスト動作の状
態に設定するために特別な外部端子を設けることは好ま
しくない。したがって、この発明の実施例においては、
半導体記憶装置を特別な外部端子を設けることなくテス
ト動作の状態に設定するために、次の方法が用いられる
。 （１） 外部端子に与える電圧を通常の使用範囲外の電
圧に設定する。 （２） 外部端子に与える入力信号のタイミングを通常
の使用範囲外のタイミングに設定する。 （３） （１）の方法と（２）の方法との組合わせ
を行なう。 第１図および第４図の実施例が（１）の方法に相当し、
第２図および第３図の実施例が（２）の方法に相当する
。また、第５図の実施例が（３）の方法に相当する。 特に、第５図の実施例においては、半導体記憶装置の通
常の使用時に電気的なノイズ等によりその半導体記憶装
置がテスト状態に簡単に入らないように、外部端子に与
えられる電圧条件とタイミング条件との両方が与えられ
たときにのみ、テスト状態に設定される。このため、通
常の使用時に、誤ってテスト動作が行なわれることはな
い。 なお、ＶＩｓａ発生回路の発生電圧値を制御するための
制御信号を発生する回路の構成は、第１図〜第５図に示
される構成に限らず、外部端子に与えられる信号の状態
が、通常の動作時とは異なる所定の状態となったことに
応答して制御信号を発生する回路であれば他の構成でも
よい。 第６図は、第１図および第２図に示されるＶ，６発生回
路１０ａの構成の一例を示す回路図である。 第６図において、このＶａａ発生回路１０ａは、第１７
図に示す従来のＶａａ発生回路と同様に、リング発振回
路１およびチャージボンブ回路２を備える。さらに、リ
ング発振回路１とチャージボンブ回路２との皿には、イ
ンバータ回路Ｉ１が介挿されている。インバータ回路Ｉ
１は、ｖＣＣＷｓ源端子７とノードＮ１との間に直列に
接続されたｐＩＪ１電界効果トランジスタ（以下、ｐ−
ＦＥＴと称す）Ｑｌとｎ−ＦＥＴＱ２とを含む。また、
ノードＮ１ど接地との間には、ｎ−ＦＥＴＱ３が介挿さ
れる。このｎ − Ｆ Ｅ Ｔ Ｑ ３のゲートには、
制御信号Ｃ１が与えられる。また、ノードＮ１と接地と
の間には、ｎ−ＦＥＴＱ４およびＱ５が直列に接続され
て介挿される。ｎ−ＦＥＴＱ４のゲートには制御信号Ｃ
２が与えられる。ｎ−ＦＥＴＱ５のゲートは、ｎ−ＦＥ
ＴＱ５とｎ−ＦＥＴＱ５と６接続点であるノードＮ２に
接続されている。 次に、第６図に示すＶａａ発生回路の動作を説明する。 通常の動作時には、′Ｉｇ４ｍ信号Ｃ１がｒｌ｛Ｊレベ
ル、Ｃ２がｒＬＪレベルになっている。そのため、ｎ−
ＦＥＴＱ３がオンしており、ノードＮ１は接地される。 このとき、インバータ回路Ｉ１の出力信号φＣは、リン
グ発振回路１の出力信号φＣがｒＨＪレベルすなわちＶ
ｃｃであるとｎ−ＦＥＴＱ２がオンして接地レベルにな
り、逆に出力信号φＣがｒＬＪレベルすなわち接地レベ
ルであるとｐ−ＦＥＴＱＩがオンしてＶｃｃとなる。し
たがって、インバータ回路Ｉ１の出力信号φＣの振幅は
、リング発振回路１の出力信号φＣの振幅と同様にＶｃ
ｃとなる。その結果、出力端子６から得られる基板電圧
Ｖ６１ｋ＋は、前述の（４）式で示される値−（ＶＣＣ
−２ＶＴｌＩＮ）となる。 一方、テスト時には、＄１８信号Ｃ１がｒＬＪレベル、
Ｃ２がｒＨＪレベルとなる。そのため、ｎ−ＦＥＴＱ３
がオフし、ｎ−ＦＥＴＱ４がオンする。このとき、ノー
ドＮ１の電位は、ノードＮ２の電位がｎ−ＦＥＴＱ５の
作用によりｖ．Ｈ Ｎに固定されるので、同じ＜ＶＴＩ
ＩＮとなる。したがって、インバータ回路ｌ１の出力信
号φＣはｒＨＪレベルがＶｃｃでｒＬＪレベルがｖ，Ｈ
Ｎとなる。 その結果、出力信号φＣの振幅がＶｃｃ−ＶＴＩＩ開と
なり、出力端子６から得られる基板電圧ｖｓａ２は、次
式（５）で示される値となる。 Ｖ６６２−−（Ｖｃｃ ３ＶＴ１１Ｎ） −（５）
すなわち、テスト時の基板電圧ｖ，Ｂ ２は通常動作時
の基板電圧Ｖ８８＋に比べてｖＴ，ｌＭだけその絶対値
が小さくなる。その結果、Ｖａａ線が第２１図あるいは
第２２図に示すようにＡからＡ′へとシフトする。した
がって、半導体記憶装置に異常な部分が存在するときに
は、短時間のテスト（第２２図の特性曲線Ｂｌ）によっ
ても半導体記憶装置が誤動作することになる。それゆえ
に、短時間のテストで不良品が容易に発見でき、テスト
時間を短縮化することができる。 以上は、テスト時の基板電圧ｖａ ａ ２の絶対値を通
常時の基板電圧Ｖａａ＋の絶対値よりも小さくする場合
の例であるが、製造欠陥の内容によっては第２１図．第
２２図とは逆の特性を示すものもある。この場合は、テ
スト時の基板電圧Ｖａａ２の絶対値を通常動作時の基板
電圧Ｖ８８，の絶対値よりも大きくすることが必要とな
る。この場合の実施例を第７図に示す。 第７図は、第１図および第２図に示されるｖ８６発生回
路１０ａの構成の他の例を示す回路図である。 第７図のＶａａ発生回路１０ａは、第６図に示すＶａａ
発生回路と同様に、リング発振回路１およびチャージポ
ンプ回路２を備える。そして、リング発振回路１とチャ
ージポンプ回路２との間には、制御信号ＣＩに応答して
、リング発振回路１の出力信号φＣの振幅を切換えるた
めの回路手段が設けられている。この回路手段は、リン
グ発振回路ｌとチャージボンブ回路２との間に直列に接
続された２つのインバータ回路１２．１３と、電源供給
線ｔ１を介してインバータ回路！３の高電圧側と接続さ
れる動作電源切換回路１００とを含む。 インバータ回路Ｉ２は、直列に接続されたｐ−ＦＥＴＱ
ＩＯとｎ−ＦＥＴＱＩＩとを含む。これらｐ−ＦＥＴＱ
ＩＯ，ｎ−ＦＥＴＱＩＩのゲートには、リング発振回路
１の出力信号φＣが与えられる。そして、インバータ回
路Ｉ２は出力信号φＣの反転信号を出力ノードＮ３に出
力する。さらに、ｐ−ＦＥＴＱＩＯとＶｃｃ電源端子７
との間にはｎ−ＦＥＴＱ１２が介挿される。このｎ−Ｆ
ＥＴＱ１２のゲートは、Ｖｃｃ電源端子７に接続されて
いる。インバータ回路Ｉ３は、電源供給腺Ｌ１と接地と
の間に直接に接続されたｐ−ＦＥＴＱ１３とｎ−１７Ｅ
ＴＱ１４とを含む。このインバータ回路■３は、ｐ−Ｆ
ＥＴＱ１３，ｎ−ＦＥＴＱ１４のゲートにインバータ回
路Ｉ２の出力信号を受け、その反転信号φＣ′を出力ノ
ードＮ４に出力する。インバータ回路！３の出力信号φ
Ｃ′はチャージポンプ回路２１こ与えられる。 次に、第７図に示すＶａａ発生日路の動作を説明する。 まず、通常の動作時には、動作電源切換回路１００に与
えられる制御信号Ｃ１がｒＨＪレベルになっている。動
作電源切換回路１００はこのｒＨＪレベルの制御信号Ｃ
１に応答して、電源供給線見１にＶｃｃの電圧を供給す
る。したがって、インバータ回路１３は通常の電源電圧
Ｖｃｃを動作電源として反転動作を行なうことになる。 この場合、インバータ回路Ｉ３の出力信号φＣ′は、リ
ング発振回路１の出力信号φＣと同相でかつ同一振幅の
信号となる。そのため、出力端子６から得られる基板電
圧ＶＢ［１＋は、前述の（４）式で示され６Ｍ − （
ＶＣ Ｃ−２ＶＴ １１ Ｎ ）となる。 一方、テスト時には、制御信号Ｃ１がｒＬＪレベルとな
る。動作電源切換回路１００がこのｒＬＪレベルの制御
信号Ｃ１に応答して、電源供給線復１にＶＣＣ＋ＶＴ１
１Ｎの電圧を供給する。したがって、インバータ回路！
３は通常の電源電圧ＶｃＣよりもｎ−ＦＥＴのしきい値
電圧ＶＴＩＩＭだけ高い電圧を動作電源として反転動作
を行なうことになる。リング発振回路１の出力信号φＣ
がｒＬＪレベルすなわち接地レベルの場合、ｐ−ＦＥＴ
Ｑ１０，ｎ−ＦＥＴＱ１４がオンしてインバータ回路Ｉ
３の出力信号φＣ′は接地レベルとなる。逆に、リング
発振回路１の出力信号φＣがｒＨＪレベルすなわちＶｃ
ｃの場合、ｎ−ＦＥＴＱＩＩ，９−ＦＥＴＱ１３がオン
してインバータ回路Ｉ３の出力信号φＣ′は電源供給線
ｆＬ１の供給電圧ＶＣＣ＋ＶＴ，ＩＮ となる。したが
って、テスト時における出力信号φＣ′の振幅はＶＣＣ
＋ＶＴＮＮとなる。その結果、出力端子６から得られる
基板電圧ｖａ Ｂ ２は、次式（６）で示される値とな
る。 Ｖａａ２− （Ｖｃｃ ＶｖｎＮ） −（６）
すなわち、テスト時の基板電圧の絶対値を通常動作時の
基板電圧の絶対値に比べてｖ．Ｈ Ｎだけ大きくするこ
とができる。これにより、異常な特性を持つ半導体記憶
装置を容易に検出することができる。 なお、テスト時において、リング発振回路１の出力信号
φＣが「Ｌ」レベルの場合、インバータ回路Ｉ３のｐ−
ＦＥＴＱ１３のゲートにはインバ−タ回路■２の出力電
圧Ｖｃｃが与えられるが、このときｐ−ＦＥＴＱ１３の
ソース電位はＶｃｃ＋ＶＴｌＩＮ（電源供給線【１の電
位）となっているため、ｐ−ＦＥＴＱ１３が不所望にオ
ンするおそれがある。ｐ−ＦＥＴＱ１３がオンすると、
このときｎ−ＦＥＴＱ１４もオンしているので、動作電
源切換回路１００から接地へ向けて大きな貫通電流が流
れ、無駄な電力消費が発生する。これを防止するために
インバータ回路Ｉ２の出力ノードＮ３と電源洪給線ｆＬ
１との間にはｐ−ＦＥＴＱ１５が設けられている。この
ｐ−ＦＥＴＱ１５のゲートは、インバータ回路■３の出
力ノードＮ４に接続されている。すなわち、リング発振
回路１の出力信号φＣがｒＬＪレベルとなり、それに応
答してインバータ回路Ｉ３の出力信号φＣ′ もｒＬＪ
レベルになると、ｐ−ＦＥＴＱ１５がオンして、出力ノ
ードＮ３の電位をＶＣＣ＋ＶＴ１１Ｎにする。その結果
、ｐ−ＦＥＴＱ１３はオフし、貫通電流が阻止される。 また、このときｐ−ＦＥＴＱ１５がオンすることにより
、電源供給線悲１からｐ−ＦＥＴＱ１５．Ｉ）−ＦＥＴ
ＱＩＯを介してＶｃｃ電源端子７に向けて電流が逆流す
るおそれがあるが、ｎ−ＦＥＴＱ１２によってそのよう
な逆流が防止される。 次に、動作電源切換回路１００のより詳細な構成および
動作を説明する。動作電源切換回路１００は、大まかに
は３つのインバータ回路１４．１５および１６と、高電
圧発生回路１０１と、電圧クランブ回路１０２と、電圧
安定化回路１０３と、スイッチング素子１０４．１０５
と、電圧降下素子１０６とを含む。 高電圧発生回路１０１は、ローＦＥＴＱ１６．Ｑ１７と
昇圧用キャパシタＣ１とからなる。高電圧発生回路１０
１は一種のチャージボンブ回路であり、昇圧用キャパシ
タＣ１の一方電極にクロックバルスφを受けて、高電圧
Ｖｏを発生する。この高電圧発生回路１０１により発生
される電圧Ｖ●は、次式（７）で表わされる。 Ｖｏ−２Ｖｃｃ ２ＶＴ １１ Ｎ − （
７）ここで、ｖＴ１１ Ｎはｎ−ＦＥＴＱ１６．Ｑ１７
のしきい値電圧である。また、クロックバルスφの振幅
はＶｃｃである。高電圧発生回路１０１の出力は、電源
線【２に与えられる。 電圧クランプ回路１０２は、電源線ｔ２の電位を所望の
値にクランブするためのものであり、電源線ｌ２とＶｃ
ｃ電源端子７のと間に設けられたｎ−ＦＥＴＱ１８によ
り構成される。このｎ−ＦＥＴＱ１ｇのゲートは電源線
ｆＬ２に接続される。 高電圧発生回路１０１の作用により電源線悲２の電位が
ｎ−ＦＥＴＱ１８のソース電位（Ｖｃｃ）よりもｎ −
Ｆ Ｅ Ｔ Ｑ １ ８のしきい値電圧ＶＴ ｉ Ｎ
だけ高くなると、ｎ − Ｆ Ｅ Ｔ Ｑ １ ｇがオ
ンし、電源！ｌｊｌＪ１２からＶｃｃ電源端子７に向け
て電荷が流出する。その結果、電源１Ｍ痣２の電位はＶ
ｃｃ＋ＶＴ Ｈ Ｈに制限される。 電圧安定化回路１０３は、電源線悲２と接地との間に介
挿された安定化容ｆｆｉｃ２を含む。電圧安定化回路１
０３は、インバータ回路１３が動作したときに、電源線
銃２からインバータ回路ｌ２の出力側に電荷が供給され
るので、これによる電源線見２の電位の変動を小さくす
るために設けられたものである。 スイッチング素子１０５は、電源線逢２と電源供給線乱
１との間に介挿されたｐ−ＦＥＴＱ１９からなる。この
ｐ−ＦＥＴＱ１９のゲートには、インバータ回路■５の
出力信号Ｃｌ′が与えられる。電圧降下素子１０６は、
そのゲートとドレインが電源１ｉｕ２に接続されたｎ−
ＦＥＴＱ２０を含む。ｎ−ＦＥＴＱ２０のソースは、ノ
ードＮ５を介してスイッチング素子１０４に接続される
。 スイッチング素子１０４は、ノードＮ５と電源供給線庭
１との間に介挿されたｐ−ＦＥＴＱ２１を含む。ｐ−Ｆ
ＥＴＱ２１のゲートには、インバータ回路Ｉ６の出力信
号ＣＩ’が与えられる。 インバータ回路１４．１５および■６は、その順番で直
列接続されている。初段のインバータ回路ｌ４は、直列
に接続されたｐ−ＦＥＴＱ２２とｎ−ＦＥＴＱ２３とを
含む。これらｐ−ＦＥＴＱ２２，ｎ−ＦＥＴＱ２３のゲ
ートには、制御信号Ｃ１が与えられる。また、ｐ−ＦＥ
ＴＱ２２とＶＣＣ電源端子７との間には、逆流防止用の
ｎ−ＦＥＴＱ２４が介挿される。このｎ−ＦＥＴＱ２４
は、前述のｎ−ＦＥＴＱ１２と同じく逆流防止機能を有
する。中段のインバータ回路ｌ５は、電源線立２と接地
との間に直列に接続されたｐ−ＦＥＴＱ２５とｎ−ＦＥ
ＴＱ２６とを含む。これらｐ−ＦＥＴＱ２５，ｎ−ＦＥ
ＴＱ２６のゲートは、インバータ回路Ｉ４の出力ノード
Ｎ６に接続される。また、出力ノードＮ６と電源線見２
との間には、ｐ−ＦＥＴＱ２７が設けられる。このｐ−
ＦＥＴＱ２７のゲートには、インバータ回路Ｉ５の出力
信号Ｃｌ’が与えられる。ｐ−ＦＥＴＱ２７は、前述の
ｐ−ＦＥＴＱ１５と同様に、インバータ回路ｌ４の動作
電源（Ｖｃｃ）とインバータ回路■５の動作電源（Ｖｃ
ｃ＋Ｖｖ ｓ Ｎ ）とが異なることにより生ずるイ
ンバータ回路ｌ５の貫通電流を阻止する機能を有する。 最終段のインバータ回路Ｉ６は、電源線髪２と接地との
間に直列に接続されたｐ−ＦＥＴＱ２８とｎ − Ｆ
Ｅ Ｔ Ｑ ２ ９とを含む。これらｐ − Ｆ Ｅ
Ｔ Ｑ ２ ８ ， ｎ − Ｆ Ｅ Ｔ Ｑ２９の
ゲートには、インバータ回路Ｉ５の出力信号Ｃｌ’が与
えられる。前述したように、インバータ回路１５の出力
信号Ｃ１′．インバータ回路■６の出力信号ＣＩ’は、
それぞれ、スイッチング素子１０５．１０６にスイッチ
ング制御信号として与えられる。 通常の動作時においては、制御信号Ｃ１がｒＨＪレベル
であるので、インバータ回路■５の出力信号Ｃ Ｉ’
ハｒＨＪ ｌ，べ／Ｉｚ（ＶＣＣ＋Ｖ７）ｌＮ）、イン
バータ回路Ｉ６の出力信号Ｃｌ’ はｒＬＪレベル（接
地レベル）となる。そのため、ｐ−ＦＥＴＱ１９はオフ
し、ｐ−ＦＥＴＱ２１はオンする。 ここで、ノードＮ５の電位は、ｎ−ＦＥＴＱ２０により
電源線ｉ２の電位Ｖｃ ｃ＋Ｖ７ ＨＨからｎ−ＦＥＴ
Ｑ２０のＬきい値電圧ＶＴＨＮだけ下げられているので
、ｖＣＣとなっている。そのため、電源供給線Ｑ．１に
はｐ−ＦＥＴＱ２１を介しテｖｃｃの電圧が供給される
。 一方、テスト時においては、制御信号Ｃ１がｒＬＪレベ
ルとなるので、インバータ回路！５の出力信号Ｃｌ’は
ｒＬＪレベル（接地レベル）、インバータ回路Ｉ６の出
力信号０１′はｒＨＪレベル（ＶＣ Ｃ＋ＶＴ ｓ Ｎ
）となる。そのため、ｐ−ＦＥＴＱ１９はオンし、ｐ
−ＦＥＴＱ２８はオフする。したがって、この場合はｐ
−ＦＥＴＱＩ９を介して電源線［２（７）電圧ＶＣＣ＋
ＶＴＨＮがそのまま電源供給１！［１に供給される。 上記のごとくして、動作電源切換回路１００により半導
体記憶装置の動作モードに応じてインバータ回路ｌ３の
動作電圧が切換えられる。 第８図は、第１図および第２図の示されるｖ８ら発生回
路１０ａの構成のさらに他の例を示す回路図である。 第８図のＶＢＢ発生回路は、リング発振回路およびチャ
ージボンブ回路がそれぞれ２組設けられている。第１の
リング発振回路１ａはｒＬＪレベルが接地レベルでｒＨ
ＪレベルがＶｃｃの出力信号φＣ，を導出する。この出
力信号φｃ，は、ＡＮＤ’ｆ−ト８ａを介して第１のチ
ャージボンブ回路２ａに与えられる。ＡＮＤゲート８ａ
には、制御信号Ｃ１が開閉制御信号として与えられる。 第２のリング発振回路１ｂはｒＬＪレベルがｖＴＭ−で
ｒＨＪレベルがＶｃｃの出力信号φＣ２を導出する。こ
の出力信号φＣ２は、ＡＮＤゲート８ｂを介して第１の
チャージボンブ回路２ｂに与えられる。ＡＮＤゲー｝８
ｂには、制御信号Ｃ２が開閉制御信号として与えられる
。第１のチャージボンブ回路２ａおよび第２のチャージ
ポンプ回路２ｂは、それぞれの出力端が１本のＶ［１［
１線悲３に結合されている。 次に、第８図のＶｉｌ［１発生回路の動作を説明する。 通常の動作時には、制御信号Ｃ１がｒＨＪレベル、制御
゜信号Ｃ２が「Ｌ」レベルになっている。 そのため、ＡＮＤゲート８ａは開き、ＡＮＤゲー｝８ｂ
は閉じる。したがって、第１のチャージボンブ回路２ａ
のみが第１のリング発振回路１ａの出力信号φＣ，を受
けて動作する。出力信号φＣ１は前述したように、その
振幅がＶｃｃであるので、第１のチャージポンプ回路２
ａが発生する基板電圧ｖａ，，＋；ｉ、− （Ｖｃ ｃ
−２Ｖｔ Ｈ）１ ）となる。 一方、テスト時には、制御信号Ｃ１がｒＬＪレベル、制
御信号Ｃ２がｒＨＪレベルになる。そのため、ＡＮＤゲ
ー｝８ａは閉じ、ＡＮＤゲート８ｂは開く。したがって
、第２のチャージボンブ回路２ｂのみが第２のリング発
振回路１ｂの出力信号φｃ２を受けて動作する。出力信
号φＣ２は、前述したように、その振幅がＶｃｃ−Ｖ７
ＨＨであるので、第２のチャージボンブ２ｂが発生する
基板電圧ｖａ ａ ２は、 （Ｖｃ ｃ −３Ｖｔ
ｓ Ｎ ）となる。 以上のように、リング発振回路およびチャージボンブを
それぞれ２組設け、その出力点を結合し、制御信号によ
り各組のチャージポンプ回路の動作を制御することによ
り、２種類の基板電圧Ｖ，もを発生することができる。 第８図の例は２種類の基板電圧ＶＢＢを発生する場合を
示したが、リング発振回路およびチャージボンブの数を
さらに増やし、それに応じて＄ＩＩ１信号の数も増やす
ことにより、より多くの種類の基板電圧ＶＩＳ６を発生
することももちろん可能である。 第９図は、第１図および第２図に示されるｖも５発生回
路１０ａの構成のさらに他の例を示す回路図である。 第９図のＶａａ発生回路は、チャージボンブ回路におけ
る昇圧用キャパシタ５とｎ−ＦＥＴ４との間の信号線此
４に２組のトランジスタ直列回路が接続されている。す
なわち、一方のトランジスタ直列回路は、信号線琵４と
接地と間に直列に接続された２個のｎ−ＦＥＴ３ａ，Ｑ
３０を含む。 ｎ−ＦＥＴ３は、そのゲートが信号線琵４に接続されて
いる。ｎ−ＦＥＴＱ３０のゲートには制御信号Ｃ１が与
えられる。他方のトランジスタ直列回路は、信号線Ｑ．
４と接地との間に直列に接続された３個のｎ−ＦＥＴ３
ｂ，３ｃおよびＱ３１を含む。ｎ−ＦＥＴ３ｂは、その
ゲートが信号線ｌ４に接続されている。ｎ−ＦＥＴ３ｃ
は、そのゲートがｎ−ＦＥＴ３ｂとｎ−ＦＥＴ３ｃとの
接続点に接続されている。ｎ−ＦＥＴＱ３１のゲートに
は制御信号Ｃ２が与えられる。 次に、第９図のＶａｆ１発生回路の動作を説明する。 通常の動作時には、制御信号Ｃ１がｒＨＪレベル、制御
信号Ｃ２がｒＬＪレベルとなっている。 そのため、ｎ−ＦＥＴＱ３０がオンし、ｎ−ＦＥＴＱ３
１がオフする。その結果、Ｖ［ＩＩｌ１発生回路１０ａ
の動作は、第１７図に示すＶ［１Ｂ発生回路と同じにな
り、発生される基板電圧Ｖ８Ｂ＋は一（Ｖｃｃ−２Ｖｖ
Ｈ Ｎ ）となる〇一方、テスト時には、制御信号Ｃ
１がｒＬＪレベル、制御信号Ｃ２がｒＨＪレベルとなる
。そのため、ｎ−ＦＥＴＱ３０がオフし、ｎ − Ｆ
Ｅ Ｔ Ｑ３１がオンする。その結果、ｎ−ＦＥＴ３ｃ
の効果により、信号線駐４の電位が通常の動作時に比べ
てｎ−ＦＥＴ３ｃのしきい値電圧ｖ．Ｎ Ｎだけ高くな
る。したがって、このとき発生される基板電圧ｖ，ａ
２は−（ＶＣＣ ３ＶＴｌ４Ｎ）となる。 なお、第９図は２ＭＬ類の基板電圧Ｖａ［１を発生する
回路について示したが、信号線弘４と接地との間に介挿
されるトランジスタ直列回路の数をさらに増やし、それ
に応じて制御信号の数も増やせば、さらに多くの種類の
基板電圧Ｖａａを発生することも可能である。 第１０図は、第３図〜第５図に示されるＶＢＢ発生回路
の構成の一例を示す回路図である。この第１０図のＶａ
ｌｌ発生回路は、第６図に示すｖ［Ｉａ発生回路と第７
図に示すＶａａ発生回路とを組合わせた構成となってい
る。なお、動作電源切換回路１００は、第３図〜第５図
の切換信号発生回路２０ｂからの制御信号Ｄに応答して
動作を行なう。 第１０図のＶｆｊＢ発生回路によれば、制御信号Ｃ１，
Ｃ２およびＤに応答して、テスト時に少なくとも２種類
の基板電圧（通常動作時よりも高い基板電圧と低い基板
電圧）を発生することができる。 第１１図は、第１図，第４図および第５図に示される高
電圧検出回路２０の構成の一例を示す回路図である。 第１１図において、列アドレスストローブ信号ＣＡＳを
受ける外部端子８１とノードＮＩＯとの間に、複数のｎ
−ＦＥＴＱ８１〜Ｑ８ｎが直列に接続されている。ｎ−
ＦＥＴＱ８１〜Ｑ８ｎの各々のゲートは、そのドレイン
に接続されている。 ノードＮＩＯは、比較的高い抵抗値を有する抵抗素子Ｒ
１を介して接地されている。ノードＮＩＯとＶｃｃ電源
端子７との間にはｐ−ＦＥＴＱ９１が接続されている。 また、ノードＮＩＯは、２つのインバータ回路２１およ
び２２を介して出力端子０２に接続されている。 インバータ回路２１は、Ｖｃｃ電源端子７とノードＮｉ
ｌとの間に接続されたｐ−ＦＥＴＱ９２およびノードＮ
ｌｌと接地との間に接続されたｎ−ＦＥＴＱ９３を含む
。また、インバータ回路２２は、Ｖｃｃｔ源端子７と出
力端子０２との間に接続されたｐ−ＦＥＴＱ９４および
出力端子０２と接地との間に接続されたｎ − Ｆ Ｅ
Ｔ Ｑ ９ ５を含む。ノードＮｉｌは、ｐ−ＦＥＴ
Ｑ９１のゲートおよび出力端子０３に接続されている。 出力端子０２から制御信号Ｃ２が出力され、出力端子０
３から制御信号Ｃ１が出力される。 次に、第１１図の高電圧検出回路２０の動作について説
明する。ｎ−ＦＥＴのしきい値電圧ｖＴ１１Ｎを０．５
Ｖ、外部端子８１とノードＮＩＯとの間に接続されるｎ
−ＦＥＴＱ８１〜Ｑ８口の数を１３と仮定すると、これ
らのｎ−ＦＥＴＱ８１〜Ｑ８ｎを導通状態にするために
は、外部端子８１とノードＮＩＯとの間に６，５Ｖ （
０．５Ｖｘ１３）以上の電圧を印加する必要がある。 半導体記憶装置においてｒＨＪレベルの入力信号の電位
の最大値は６．５ｖと規定されている。 また、ノードＮＩＯは抵抗素子Ｒ１を介して接地されて
いるので、通常その電位はｒＬＪレベルとなっている。 そのため、ｐ−ＦＥＴＱ９２がオンしており、出力端子
０３の電位がｒＨＪレベルとなっている。また、ｎ−Ｆ
ＥＴＱ９５がオンし、出力端子０２の電位がｒＬＪレベ
ルとなっている。 したがって、制御信号Ｃ１がｒＨＪレベル、制御信号Ｃ
２がｒＬＪレベルとなっている。 次に、外部端子８１に６．５ｖ以上の電圧が印加される
。たとえば、外部端子８１に１０ｖの電圧が印加される
と、ノードＮＩＯの電位は、３．５Ｖ （ＩＯＶ−６．
５Ｖ）となる。それにより、ｎ−ＦＥＴＱ９３がオンし
、ノードＮｉｌの電位がｒＬＪレベルとなる。その結果
、ｐ−ＦＥＴＱ９４がオンし、出力端子０２の電位が電
源電位Ｖｃｃまで引上げられる。したがって、制御信号
Ｃ１がｒＬＪレベル、制御信号Ｃ２がｒＨＪレベルとな
る。 なお、制御信号Ｃ１がｒＬＪレベルになることにより、
ｐ−ＦＥＴＱ９１がオンする。そのため、一旦外部端子
８１に高電圧が印加されると、その高電圧の印加がなく
なっても、制御信号Ｃ１およびＣ２の状態は、ｐ−ＦＥ
ＴＱ９１によって保持されることになる。すなわち、テ
ストの期間中に外部端子８１に列アドレスストローブ信
号ＣＡＳがパルス状に加わり、その電圧が０■になって
も、テストの状態が維持される。 逆に、このテストの状態を解除するためには、半導体記
憶装置に供給される電源を一旦オフにし、Ｖｃｃ電源端
子７に与えられる電圧をＯｖに低下させればよい。これ
により、ノードＮＩＯの電位が接地電位となり、通常の
動作を行なうことが可能となる。 なお、第１１図の回路においては、高電圧が印加される
外部端子、として列アドレスストローブ信号ＣＡＳを受
ける外部端子８１が用いられているが、書込信号Ｗを受
ける外部端子８３などの他の外部端子を用いてもよい。 第１２図は、第２図に示される切換信号発生回路２０ａ
の構成の一例を示す回路図である。 この切換信号発生回路２０ａは、ｎ−ＦＥＴＱ９６、イ
ンバータ回路６１〜Ｇ４、および１ショットパルス発生
囲路２３を含む。１ショットパルス発生回路２３は、入
力端子２４に与えられるテスト信号ＴのｒＬＪレベルか
らｒＨＪレベルへの変化を検出し、正極性の単発パルス
を発生する。 インバータ回路Ｇ１およびＧ２は、ラッチ回路を構成す
る。 通常の動作時には、テスト信号ＴはｒＬＪレベルとなっ
ている。これにより、１ショットパルス２３の出力は「
Ｌ」レベルとなっており、ｎ−ＦＥＴＱ９６は非導通状
態となっている。その結果、外部端子ｐＯに与えられる
アドレス信号ＡＯはラッチ回路２５に入力されない。ま
た、電源投入時においてノードＮ１２はｒＨＪに初期設
定される。 そのため、ノードＮ１２の電位はラッチ２５によってｒ
ＨＪレベルに固定される。その結果、インバータ回路Ｇ
３から出力される制御信号Ｃ２が「Ｌ」レベルとなり、
インバータ回路Ｇ４から出力される制御信号Ｃ１はｒＨ
Ｊレベルとなる。 テスト時には、テスト信号ＴがｒＬＪレベルからｒＨＪ
レベルに変化する。それにより、１ショットパルス発生
回路２３から単発パルスが発生され、一定時間ｎ−ＦＥ
ＴＱＱ６が導通する。その結果、外部端子ｐＯに与えら
れているアドレス信号ＡＯがラッチ回路２５に取込まれ
、ラッチされる。したがって、アドレス信号ＡＯがｒＨ
Ｊレベル（″１”）のときには、ノードＮ１２の電位が
ｒＬＪレベルとなり、制御信号Ｃ２がｒＨＪレベル、制
御信号Ｃ１がｒＬＪレベルとなる。これに対して、アド
レス信号ＡＯがｒＬＪレベル（ ’０’ ）のときには
、制御信号Ｃ２はｒＬＪレベル、制御信号Ｃ１はｒＨＪ
レベルとなる。 第１３図は、第３図〜第５図に示される切換信号発生回
路２０ｂの構成の一実施例を示す回路図である。 第１３図の切換信号発生回路２０ｂには、ｎ −ＦＥＴ
Ｑ９８、ラッチ回路２６、およびインバータ回路Ｇ７，
Ｇ８がさらに設けられている。ラッチ回路２６は、イン
バータ回路Ｇ５，Ｇ６からなる。切換信号発生回路２０
ｂのその他の部分は、第１２図の切換信号発生回路２０
ａと同様である。 通常の動作時には、テスト信号ＴがｒＬＪレベルとなっ
て゜いるので、ｎ−ＦＥＴＱ９６．Ｑ９８がオフしてい
る。また、電源投入時においてノードＮ１２とＮ１３は
ｒＨＪに初期設定される。その結果、ノードＮ１２とＮ
１３の電位は、ラッチ２５と２６によってｒＨＪレベル
に固定される。 そのため、制御信号Ｃ１およびＤはｒＨＪレベルとなり
、制御信号Ｃ２はｒＬＪレベルとなる。したがって、第
１０図のＶａａ発生回路において、ｎ−ＦＥＴＱ３はオ
ン、ｎ−ＦＥＴＱ４はオフとなり、また動作電源切換回
路１００は電源洪給線ｔ１に通常の電源電圧Ｖｃｃを供
給する。その結果、インバータ回路Ｉ２の出力信号φＣ
′はリング発振回路１の出力信号φＣと同じ振幅となり
、チャージボンブ回路２は−（Ｖｃｃ ２ＶＴＩＩＮ
）の基板電圧ＶＢｆｌ＋を発生する。 テスト時には、テスト信号ＴがｒＨＪレベルになるので
、外部端子ｐＯに与えられるアドレス信号ＡＯがラッチ
回路２５に取込まれ、外部端子ｐ１に与えられるアドレ
ス信号Ａ１がラッチ回路２６に取込まれる。これにより
、アドレス信号ＡＯがｒＨＪレベルでアドレス信号Ａ１
がｒＬＪレベルの場合は、制御信号Ｃ１が「Ｌ」レベル
で制御信号Ｃ２およびＤがｒＨＪレベルとなる。したが
って、第１０図のＶａａ発生回路において、ｎ−ＦＥＴ
Ｑ３がオフし、ｎ−ＦＥＴＱ４がオンするので、ノード
Ｎ１の電位はＶ．，Ｎとなる。また、動作電源切換回路
１００は電源供給線追１に通常の電源電圧Ｖ。Ｃを倶給
する。これによって、イ？バー夕回路Ｉ２の出力信号φ
Ｃ′の低レベルがＶＴＨＨになり、チャージボンブ回路
２は−（Ｖｃｃ−３ＶｙＨＮ）の基板電圧ｖ，，ａ ２
を発生する。一方、アドレス信号ＡＯがｒＬＪレベルで
アドレス信号Ａ１がｒＨＪレベルの場合は、制御信号Ｃ
１がｒＨＪレベルで制御信号Ｃ２およびＤがｒＬＪレベ
ルとなる。その結果、第１０図において、ｎ − Ｆ
Ｅ Ｔ Ｑ ３がオンし、ｎ−ＦＥＴＱ４がオフする。 これにより、ノードＮ１の電位は接地電位となる。また
、動作電源切換回路１００は、電源供給線ｍｌに（Ｖｃ
ｃ＋Ｖ７ ，ＩＮ ）の電圧を供給する。これにより
、インバータ回路Ｉ２の出力信号φＣ′の高レベルがＶ
ｃｃ＋Ｖ■８Ｈとなり、チャージボンブ回路２はー（Ｖ
ｃｃ ＶｖＨ間）の基板電圧ｖａａｓを発生する。 上記のごと《、第１３図の切換信号発生回路２０ｂと第
１０図のＶＢ＆発生回路１０ｂとを用いれば、テスト時
において基板電圧Ｖａａを通常の動作時の基板電圧とは
異なる２段階に切換えることができる。 第１４図は、第２図および第３図に示されるタイミング
検出回路３０ａの構成の一例を示す回路図である。 第１４図のタイミング検出回路３０ａは、ｎ−ＦＥＴＱ
ＩＯＩ〜Ｑ１０４、インバータ回路６９〜Ｇ１４、ＡＮ
ＤゲートＧ１５および１ショットパルス発生回路３１を
含む。インバータ回路Ｇ９およびＧＩＯがラッチ回路３
２を構成し、インバータ回路Ｇ１１およびＧ１２がラッ
チ回路３３を構成する。ラッチ回路３２は、ｎ−ＦＥＴ
ＱＩＯ１を介して、列アドレスストローブ信号ＣＡＳを
受ける外部端子８１に接続されている。ラッチ回路３３
は、ｎ−ＦＥＴＱ１０２を介して、書込信号Ｗを受ける
外部端子８３に接続されている。１ショットパルス発生
回路３１には、外部端子８２およびインバータ回路０１
３を介して行アドレスストローブ信号ＲＡＳが入力され
る。 次に、第１４図のタイミング検出回路３０ａの勤作につ
いて説明する。 外部端子８２に与えられる行アドレスストローブ信号Ｒ
ＡＳがｒＬＪレベルに立下がると、１ショットパルス発
生回路３１から単発バルスＯＰが発生される。これによ
り、ｎ−ＦＥＴＱＩＯＩおよびＱ１０２がオンする。そ
の結果、外部端子８１および８３に与えられる列アドレ
スストローブ信号ＣＡＳおよび書込信号Ｗがそれぞれラ
ッチ回路３２および３３に取込まれる。 通常の動作時には、第１５Ａ図に示すように、行アドレ
スストローブ信号ＲＡＳがｒＬＪレベルに立下がった時
点ｔにおいて、列アドレスストローブ信号ＣＡＳおよび
書込信号ＷはｒＨＪレベルとなっている。そのため、ノ
ードＮ１４およびＮ１５の電位・はｒＬＪ レベルとな
り、ＡＮＤゲートＧ１５からはｒＬＪレベルのテスト信
号Ｔが出力される。 テスト時には、第１５Ｂ図に示すように、行アドレスス
トローブ信号ＲＡ．ＳがｒＬＪレベルに立下がる時点ｔ
で、列アドレスストローブ信号ＣＡ丁および書込信号Ｗ
がｒＬＪレベルに設定される。 そのため、単発パルスＯＰが発生されることにより、列
アドレスストローブ信号ＣＡＳおよび書込信号Ｗ６＜ラ
ッチ回路３２および３３にそれぞれ取込まれると、ノー
ドＮ１４およびＮ１５の電位がｒＨＪレベルとなる。そ
の結果、ＡＮＤゲートＣ１５からはｒＨＪレベルのテス
ト信号Ｔが発生される。このテスト信号Ｔが、切換信号
発生回路２０ａおよび切換信号発生回路２０ｂに与えら
れる。 第１６図は、第４図に示されるテスト信号発生回路４０
の構成の一実施例を示す回路図である。 第１６図において、ＡＮＤゲートＧ１６の一方の入力端
子は、インバータ回路Ｇ１７を介して、行アドレススト
ローブ信号ＲＡＳを受ける外部端子８２に接続されてい
る。また、ＡＮＤゲートＣ１６の他方の入力端子は、第
１１図に示される高電圧検出回路２０の出力端子０２に
接続されている。第１６図のテスト信号発生回路４０に
おいては、行アドレスストローブ信号ＲＡＳがｒＬＪレ
ベルになりかつ高電圧検出回路２０から与えられる制御
信号Ｃ２がｒＨＪレベルになったときにのみ、「Ｈ」レ
ベルのテスト信号Ｔが発生される。 第１７図は、第５図に示されるタイミング検出回路３０
ｂの構成の一例を示す回路図である。 第１６図のタイミング検出回路３０ｂは、ＡＮＤゲート
Ｇ１７が設けられていることを除いて、第１４図のタイ
ミング検出回路３０ａと同様である。ＡＮＤゲートＧ１
７の一方の入力端子はＡＮＤゲー｝Ｇ１５の出力端子に
接続され、ＡＮＤゲ−ｌＧ１７の他方の入力端子は第１
１図に示される高電圧検出回路２０の出力端子０２に接
続されている。 第１７図のタイミング検出回路３０ｂにおいては、行ア
ドレスストローブ信号ＲＡＳの立下がり時に列アドレス
ストローブ信号ＣＡＳおよび書込信号ＷがｒＬＪレベル
であり、かつ、高電圧検出回路２０から与えられる制御
信号Ｃ２がｒＨＪレベルであるときのみ、「Ｈ」レベル
のテスト信号Ｔが発生される。 なお、上記実施例では、半導体記憶装置をテスト状態に
設定するための外部端子として、入力端子が用いられて
いるが、入出力兼用端子または出力端子を用いてもよい
。 以上、第１図〜第５図に示される基板電圧切換回路を半
導体記憶装置に適用する場合について説明したが、この
発明は、半導体基板上に形成された集積回路装置であれ
ば他の回路にも適用可能である。 ［発明の効果］ 以上のように、この発明によれば、テストモードにおい
て基板電圧を通常の動作時とは異なる電圧に切換えるこ
とができるので、半導体集積回路装置を誤動作させやす
くすることができる。その結果、短時間のテストによっ
て不良品を発見することができ、テスト時間の短縮化を
図ることができる。
第１図は、この発明の一実施例による半導体記憶装置に
含まれる基板電圧切換回路の構成を示すブロック図であ
る。 第２図は、この発明の他の実施例による半導体記憶装置
に含まれる基板電圧切換回路の構成を示すブロック図で
ある。 第３図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第４図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第５図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第６図は、第１図および第２図に示されるＶａ６発生回
路１０ａの構成の一例を示す回路図である。 第７図は、第１図および第２図に示されるＶａａ発生回
路１０ａの構成の他の例を示す回路図である。 第８図は、第１図および第２図に示されるｖ６１発生回
路１０ａの構成のさらに他の例を示す回路図である。 第９図は、第１図および第２図に示されるｖ６６発生回
路の構成のさらに他の例を示す回路図である。 第１０図は、第３図〜第５図に示されるＶａａ発生回路
１０ｂの構成の一例を示す回路図である。 第１１図は第１図，第４図および第５図に示される高電
圧検出回路２０の構成の一例を示す回路図である。 第１２図は、第２図に示される切換信号発生回路２０ａ
の構成の一例を示す回路図である。 第１３図は、第３図〜第５図に示される切換信号発生回
路２０ｂの構成の一例を示す回路図である。 第１４図は、第２図および第３図に示されるタイミング
検出回路３０ａの構成の一例を示す回路図である。 第１５Ａ図は通常の動作時における信号のタイミングを
説明するためのタイミングチャートである。 第１５Ｂ図は、テスト時における信号のタイミングを説
明するためのタイミングチャートである。 第１６図は、第４図に示されるテスト信号発生回路４０
の構成の一例を示す回路図である。 第１７図は、第５図に示すタイミング検出回路３０ｂの
構成の一例を示す回路図である。 第１８図は、従来のＶａａ発生回路の一般的な構成を示
すブロック図である。 第１９図〜第２１図は、基板電圧Ｖａａと電源電圧Ｖｃ
ｃとに関連する半導体記憶装置の動作特性を示すグラフ
である。 第２２図は、基板電圧ｖＢ［１とテストの種類との関係
を示すグラフである。 図において、１０ａ，１０ｂはＶｆｌｆｌ発生回路、２
０は高電圧゛検出回路、２０ａ，２０ｂは切換信号発生
回路、３０ａ，３０ｂはタイミング検出回路、４０はテ
スト信号発生回路、８１〜８３，ｐＯ，ｐ１は外部端子
、１はリング発振回路、２はチャージボンブ回路、７は
Ｖｃｃ電源端子、１００は動作電源切換回路を示す。
含まれる基板電圧切換回路の構成を示すブロック図であ
る。 第２図は、この発明の他の実施例による半導体記憶装置
に含まれる基板電圧切換回路の構成を示すブロック図で
ある。 第３図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第４図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第５図は、この発明のさらに他の実施例による半導体記
憶装置に含まれる基板電圧切換回路の構成を示すブロッ
ク図である。 第６図は、第１図および第２図に示されるＶａ６発生回
路１０ａの構成の一例を示す回路図である。 第７図は、第１図および第２図に示されるＶａａ発生回
路１０ａの構成の他の例を示す回路図である。 第８図は、第１図および第２図に示されるｖ６１発生回
路１０ａの構成のさらに他の例を示す回路図である。 第９図は、第１図および第２図に示されるｖ６６発生回
路の構成のさらに他の例を示す回路図である。 第１０図は、第３図〜第５図に示されるＶａａ発生回路
１０ｂの構成の一例を示す回路図である。 第１１図は第１図，第４図および第５図に示される高電
圧検出回路２０の構成の一例を示す回路図である。 第１２図は、第２図に示される切換信号発生回路２０ａ
の構成の一例を示す回路図である。 第１３図は、第３図〜第５図に示される切換信号発生回
路２０ｂの構成の一例を示す回路図である。 第１４図は、第２図および第３図に示されるタイミング
検出回路３０ａの構成の一例を示す回路図である。 第１５Ａ図は通常の動作時における信号のタイミングを
説明するためのタイミングチャートである。 第１５Ｂ図は、テスト時における信号のタイミングを説
明するためのタイミングチャートである。 第１６図は、第４図に示されるテスト信号発生回路４０
の構成の一例を示す回路図である。 第１７図は、第５図に示すタイミング検出回路３０ｂの
構成の一例を示す回路図である。 第１８図は、従来のＶａａ発生回路の一般的な構成を示
すブロック図である。 第１９図〜第２１図は、基板電圧Ｖａａと電源電圧Ｖｃ
ｃとに関連する半導体記憶装置の動作特性を示すグラフ
である。 第２２図は、基板電圧ｖＢ［１とテストの種類との関係
を示すグラフである。 図において、１０ａ，１０ｂはＶｆｌｆｌ発生回路、２
０は高電圧゛検出回路、２０ａ，２０ｂは切換信号発生
回路、３０ａ，３０ｂはタイミング検出回路、４０はテ
スト信号発生回路、８１〜８３，ｐＯ，ｐ１は外部端子
、１はリング発振回路、２はチャージボンブ回路、７は
Ｖｃｃ電源端子、１００は動作電源切換回路を示す。
Claims (1)
- 通常の動作モードとテストモードとを有し、半導体基
板上に形成された集積回路装置であって、前記テストモ
ードにおいて、前記半導体基板の電圧を切換えるための
基板電圧切換手段を備える、半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056609A JP2688976B2 (ja) | 1989-03-08 | 1989-03-08 | 半導体集積回路装置 |
| KR1019900000094A KR930009025B1 (ko) | 1989-03-08 | 1990-01-05 | 반도체집적회로 장치 |
| US07/487,055 US5065091A (en) | 1989-03-08 | 1990-03-05 | Semiconductor integrated circuit device testing |
| DE4007187A DE4007187C2 (de) | 1989-03-08 | 1990-03-07 | Integrierte Halbleiterschaltungseinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056609A JP2688976B2 (ja) | 1989-03-08 | 1989-03-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02235368A true JPH02235368A (ja) | 1990-09-18 |
| JP2688976B2 JP2688976B2 (ja) | 1997-12-10 |
Family
ID=13031987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056609A Expired - Lifetime JP2688976B2 (ja) | 1989-03-08 | 1989-03-08 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5065091A (ja) |
| JP (1) | JP2688976B2 (ja) |
| KR (1) | KR930009025B1 (ja) |
| DE (1) | DE4007187C2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628853A (ja) * | 1992-07-08 | 1994-02-04 | Mitsubishi Electric Corp | 半導体記憶装置の基板電圧発生回路 |
| US6349063B1 (en) | 1998-12-28 | 2002-02-19 | Nec Corporation | Semiconductor memory devices and driving methods |
| WO2006041059A1 (ja) * | 2004-10-12 | 2006-04-20 | Advantest Corporation | 試験装置、試験方法、および電子デバイス |
| US7079443B2 (en) | 1998-06-29 | 2006-07-18 | Fujitsu Limited | Semiconductor device |
| JP2009158040A (ja) * | 2007-12-27 | 2009-07-16 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283762A (en) * | 1990-05-09 | 1994-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device containing voltage converting circuit and operating method thereof |
| JP2837252B2 (ja) * | 1990-09-10 | 1998-12-14 | シャープ株式会社 | 集積回路装置 |
| US5315549A (en) * | 1991-06-11 | 1994-05-24 | Dallas Semiconductor Corporation | Memory controller for nonvolatile RAM operation, systems and methods |
| US5212442A (en) * | 1992-03-20 | 1993-05-18 | Micron Technology, Inc. | Forced substrate test mode for packaged integrated circuits |
| JP3253389B2 (ja) * | 1992-03-31 | 2002-02-04 | 株式会社東芝 | 半導体集積回路装置 |
| DE69319273T2 (de) * | 1992-04-27 | 1998-11-05 | Fujitsu Ltd | Testverfahren für integrierte Halbleiter-Schaltung |
| JPH05314769A (ja) * | 1992-05-13 | 1993-11-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| WO1994028629A1 (en) * | 1993-05-28 | 1994-12-08 | Macronix International Co., Ltd. | Negative voltage generator for flash eprom design |
| US6031411A (en) * | 1993-06-28 | 2000-02-29 | Texas Instruments Incorporated | Low power substrate bias circuit |
| US5831918A (en) | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US6587978B1 (en) * | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
| US5982188A (en) * | 1994-07-29 | 1999-11-09 | Stmicroelectronics, Inc. | Test mode control circuit of an integrated circuit device |
| US6005407A (en) * | 1995-10-23 | 1999-12-21 | Opmax Inc. | Oscillation-based test method for testing an at least partially analog circuit |
| JPH09213073A (ja) * | 1996-02-06 | 1997-08-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5991214A (en) * | 1996-06-14 | 1999-11-23 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| JPH10125742A (ja) * | 1996-10-22 | 1998-05-15 | Mitsubishi Electric Corp | 半導体集積回路の良否判定方法及び半導体集積回路 |
| DE19713570C2 (de) * | 1997-04-02 | 1999-08-26 | Temic Semiconductor Gmbh | Verfahren zum Testen einer Schaltungsanordnung |
| US6115295A (en) * | 1997-07-31 | 2000-09-05 | Texas Instruments Incorporated | Efficient back bias (VBB) detection and control scheme for low voltage DRAMS |
| KR100453885B1 (ko) * | 1997-08-06 | 2005-01-17 | 삼성전자주식회사 | 칩 테스트를 위한 전압강하회로 |
| US6496027B1 (en) * | 1997-08-21 | 2002-12-17 | Micron Technology, Inc. | System for testing integrated circuit devices |
| KR100268451B1 (ko) * | 1997-12-31 | 2000-10-16 | 윤종용 | 반도체 테스트시스템 |
| DE10115614C2 (de) * | 2001-03-29 | 2003-12-18 | Infineon Technologies Ag | Verfahren zur Stromversorgung eines Halbleiter-Speicherbausteins und Halbleiterbauelement |
| JP4084117B2 (ja) * | 2002-07-26 | 2008-04-30 | 株式会社ルネサステクノロジ | モータの駆動装置 |
| KR100590204B1 (ko) * | 2003-11-04 | 2006-06-15 | 삼성전자주식회사 | 온-칩 셋업/홀드 측정 회로를 포함한 집적 회로 장치 |
| JP4440658B2 (ja) * | 2004-01-20 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置 |
| KR20160122411A (ko) | 2015-04-14 | 2016-10-24 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5699865U (ja) * | 1979-12-27 | 1981-08-06 | ||
| JPS57186351A (en) * | 1981-05-12 | 1982-11-16 | Fujitsu Ltd | Semiconductor device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969706A (en) * | 1974-10-08 | 1976-07-13 | Mostek Corporation | Dynamic random access memory misfet integrated circuit |
| JPS58105563A (ja) * | 1981-12-17 | 1983-06-23 | Mitsubishi Electric Corp | 基板バイアス発生回路 |
| JPS58153294A (ja) * | 1982-03-04 | 1983-09-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE3337906A1 (de) * | 1983-10-19 | 1985-05-09 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Verfahren zum pruefen von elektronischen digitalschaltungen |
| JPS60103587A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | 半導体記憶装置のメモリセルキヤパシタ電圧印加回路 |
| US4654849B1 (en) * | 1984-08-31 | 1999-06-22 | Texas Instruments Inc | High speed concurrent testing of dynamic read/write memory array |
| JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
| JPS62121374A (ja) * | 1985-11-20 | 1987-06-02 | Ricoh Co Ltd | テストモ−ド起動回路 |
| JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
-
1989
- 1989-03-08 JP JP1056609A patent/JP2688976B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-05 KR KR1019900000094A patent/KR930009025B1/ko not_active IP Right Cessation
- 1990-03-05 US US07/487,055 patent/US5065091A/en not_active Expired - Lifetime
- 1990-03-07 DE DE4007187A patent/DE4007187C2/de not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5699865U (ja) * | 1979-12-27 | 1981-08-06 | ||
| JPS57186351A (en) * | 1981-05-12 | 1982-11-16 | Fujitsu Ltd | Semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628853A (ja) * | 1992-07-08 | 1994-02-04 | Mitsubishi Electric Corp | 半導体記憶装置の基板電圧発生回路 |
| US7079443B2 (en) | 1998-06-29 | 2006-07-18 | Fujitsu Limited | Semiconductor device |
| US7706209B2 (en) | 1998-06-29 | 2010-04-27 | Fujitsu Microelectronics Limited | Semiconductor memory device capable of driving non-selected word lines to a variable negative potential based on a bank access operation |
| US6349063B1 (en) | 1998-12-28 | 2002-02-19 | Nec Corporation | Semiconductor memory devices and driving methods |
| WO2006041059A1 (ja) * | 2004-10-12 | 2006-04-20 | Advantest Corporation | 試験装置、試験方法、および電子デバイス |
| JP2009158040A (ja) * | 2007-12-27 | 2009-07-16 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930009025B1 (ko) | 1993-09-18 |
| US5065091A (en) | 1991-11-12 |
| DE4007187A1 (de) | 1990-09-20 |
| KR900015142A (ko) | 1990-10-26 |
| JP2688976B2 (ja) | 1997-12-10 |
| DE4007187C2 (de) | 1997-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02235368A (ja) | 半導体集積回路装置 | |
| US6714065B2 (en) | Semiconductor device including power supply circuit conducting charge pumping operation | |
| US5117426A (en) | Circuit, device, and method to detect voltage leakage | |
| KR19990068062A (ko) | 부동 게이트를 갖는 ｍｏｓ 트랜지스터를 구비한 기준전압 발생회로 | |
| US7158435B2 (en) | Fuse circuit and semiconductor integrated circuit device | |
| US4725985A (en) | Circuit for applying a voltage to a memory cell MOS capacitor of a semiconductor memory device | |
| US4508978A (en) | Reduction of gate oxide breakdown for booted nodes in MOS integrated circuits | |
| KR100351935B1 (ko) | 강유전체 랜덤 액세스 메모리 장치 및 그것의 읽기/쓰기동작을 제어하는 방법 | |
| US7277349B2 (en) | Circuit and method for reading an antifuse | |
| KR100564973B1 (ko) | 프로그래밍시에 전원 사이에 안티퓨즈와 직렬로 삽입된트랜지스터가 1단인 안티퓨즈 프로그래밍 회로 | |
| US5436586A (en) | Semiconductor integrated circuit apparatus including supply voltage conversion circuit | |
| US11342906B2 (en) | Delay circuits, and related semiconductor devices and methods | |
| KR100361658B1 (ko) | 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법 | |
| JPH04209388A (ja) | 半導体集積回路 | |
| US5463335A (en) | Power up detection circuits | |
| KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 | |
| JPH10255472A (ja) | 同期ａｔｄ信号を発生する方法及び対応する回路 | |
| EP0174638B1 (en) | Integrated circuit with function of monitoring an internal signal | |
| US5402010A (en) | Semiconductor device including internal circuit having both states of active/precharge | |
| JP3530402B2 (ja) | 半導体集積回路装置 | |
| US5812474A (en) | I/O bias circuit insensitive to inadvertent power supply variations for MOS memory | |
| JP3001564B1 (ja) | 半導体メモリテスト回路 | |
| US5949722A (en) | I/O bias circuit insensitive to inadvertent power supply variations for MOS memory | |
| JPS6085493A (ja) | ブ−トストラツプ回路 | |
| JP3277885B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070829 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 12 |