JPH0628853A - 半導体記憶装置の基板電圧発生回路 - Google Patents
半導体記憶装置の基板電圧発生回路Info
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- JPH0628853A JPH0628853A JP4181202A JP18120292A JPH0628853A JP H0628853 A JPH0628853 A JP H0628853A JP 4181202 A JP4181202 A JP 4181202A JP 18120292 A JP18120292 A JP 18120292A JP H0628853 A JPH0628853 A JP H0628853A
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Abstract
(57)【要約】
【目的】 バーイン時に、Ｐ−Ｎ接合にかかる電圧を、
接合耐圧以下にして破壊を起こさないようにする。 【構成】 ノーマル時に比べ、バーイン時に基板電圧発
生回路の能力を弱め、ノーマル時と、バーイン時の基板
電圧のレベルを等しくして、バーイン時に電源電圧のみ
加速テストされるようにする。
接合耐圧以下にして破壊を起こさないようにする。 【構成】 ノーマル時に比べ、バーイン時に基板電圧発
生回路の能力を弱め、ノーマル時と、バーイン時の基板
電圧のレベルを等しくして、バーイン時に電源電圧のみ
加速テストされるようにする。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置の基
板電圧発生回路に関するものである。
板電圧発生回路に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置の基板電圧発生回
路の構成を図１５を参照しながら説明する。図１５は、
従来の半導体記憶装置の基板電圧発生回路を示す図であ
る。図１５において、１０１はチャージポンプ回路１、
１０２はチャージポンプ回路２、２０１はリングオシレ
ータ１、２０２はリングオシレータ２、３はキャパシ
タ、４，５はｎ−チャネルトランジスタ（ｃｈＴｒ）、
６は基板電圧レベルディテクタ回路である。なお、ＶBB
は基板電圧である。
路の構成を図１５を参照しながら説明する。図１５は、
従来の半導体記憶装置の基板電圧発生回路を示す図であ
る。図１５において、１０１はチャージポンプ回路１、
１０２はチャージポンプ回路２、２０１はリングオシレ
ータ１、２０２はリングオシレータ２、３はキャパシ
タ、４，５はｎ−チャネルトランジスタ（ｃｈＴｒ）、
６は基板電圧レベルディテクタ回路である。なお、ＶBB
は基板電圧である。
【０００３】次に、前述した従来の半導体記憶装置の基
板電圧発生回路の動作について図１６を参照しながら説
明する。図１６は、従来の半導体記憶装置の基板電圧発
生回路の基板電圧−電源電圧特性を示す図である。
板電圧発生回路の動作について図１６を参照しながら説
明する。図１６は、従来の半導体記憶装置の基板電圧発
生回路の基板電圧−電源電圧特性を示す図である。
【０００４】図１５に示すチャージポンプ回路１０１の
動作であるが、リングオシレータ２０１の出力φ１は、
ある周期でグランドレベル（以下、「０Ｖ」と記す。）
と、電源電圧ＶCCレベルを繰り返す信号である。
動作であるが、リングオシレータ２０１の出力φ１は、
ある周期でグランドレベル（以下、「０Ｖ」と記す。）
と、電源電圧ＶCCレベルを繰り返す信号である。
【０００５】まず、出力φ１が０Ｖから電源電圧ＶCCへ
変化した時、キャパシタ３によってカップリングを受
け、信号Ｎ１のレベルも電源電圧ＶCCだけ上げられる。
しかし、ｎ−チャネルトランジスタ４が“ＯＮ”して、
Ｎ１のレベルをＶthレベル（ｎ−チャネルトランジスタ
４のしきい値電圧）まで下げる。この時ｎ−チャネルト
ランジスタ５は“ＯＦＦ”している。
変化した時、キャパシタ３によってカップリングを受
け、信号Ｎ１のレベルも電源電圧ＶCCだけ上げられる。
しかし、ｎ−チャネルトランジスタ４が“ＯＮ”して、
Ｎ１のレベルをＶthレベル（ｎ−チャネルトランジスタ
４のしきい値電圧）まで下げる。この時ｎ−チャネルト
ランジスタ５は“ＯＦＦ”している。
【０００６】次に、出力φ１が、電源電圧ＶCCから０Ｖ
へ変化した時、キャパシタ３によってカップリングを受
け、信号Ｎ１のレベルは、電源電圧ＶCCだけ下げられ
る。つまり、Ｖth−ＶCCレベルとなる。その時、ｎ−チ
ャネルトランジスタ４は“ＯＦＦ”し、ｎ−チャネルト
ランジスタ５は“ＯＮ”するので、Ｎ１の負のレベルは
基板電圧ＶBBへつたわる。このφ１の信号の０Ｖ→ＶCC
→０Ｖを繰り返すことにより、基板電圧ＶBBは−｜ＶCC
−２Ｖth｜レベルまで下げられる。
へ変化した時、キャパシタ３によってカップリングを受
け、信号Ｎ１のレベルは、電源電圧ＶCCだけ下げられ
る。つまり、Ｖth−ＶCCレベルとなる。その時、ｎ−チ
ャネルトランジスタ４は“ＯＦＦ”し、ｎ−チャネルト
ランジスタ５は“ＯＮ”するので、Ｎ１の負のレベルは
基板電圧ＶBBへつたわる。このφ１の信号の０Ｖ→ＶCC
→０Ｖを繰り返すことにより、基板電圧ＶBBは−｜ＶCC
−２Ｖth｜レベルまで下げられる。
【０００７】次に、チャージポンプ回路１０２の動作も
チャージポンプ回路１０１と同様であるが、基板電圧Ｖ
BBのレベルが深くなると（図１５ではＶBB＝−３
Ｖth）、基板電圧レベルディテクタ回路６の出力ＢＢＥ
信号が“Ｈｉｇｈ”レベル（以下、「“Ｈ”」と記
す。）から“Ｌｏｗ”レベル（以下、「“Ｌ”」と記
す。）となり、リングオシレータ２０２の出力φ２を
“Ｈ”に固定して、チャージポンプ回路１０２の動作を
止める。
チャージポンプ回路１０１と同様であるが、基板電圧Ｖ
BBのレベルが深くなると（図１５ではＶBB＝−３
Ｖth）、基板電圧レベルディテクタ回路６の出力ＢＢＥ
信号が“Ｈｉｇｈ”レベル（以下、「“Ｈ”」と記
す。）から“Ｌｏｗ”レベル（以下、「“Ｌ”」と記
す。）となり、リングオシレータ２０２の出力φ２を
“Ｈ”に固定して、チャージポンプ回路１０２の動作を
止める。
【０００８】上記のチャージポンプ回路１０１は、基板
電圧ＶBBのレベルが深くなると停止するが、ＶBBレベル
が半導体記憶装置の動作により急激に浅くなると、ＶBB
レベルを検知して再動作するまでに時間がかかるため、
常時動作しているチャージポンプ回路１０１を設けてい
る。しかし、これによって図１６に示すように基板電圧
ＶBBの電源電圧ＶCC依存性が大きくなってしまう。この
ようになると、通常動作では問題はないが、バーインと
呼ばれる電圧加速テストにおいて、電源電圧だけでなく
基板電圧も深くなり、半導体記憶装置の接合耐圧を越え
るストレスがかかり、半導体記憶装置を破壊してしまう
ことがある。
電圧ＶBBのレベルが深くなると停止するが、ＶBBレベル
が半導体記憶装置の動作により急激に浅くなると、ＶBB
レベルを検知して再動作するまでに時間がかかるため、
常時動作しているチャージポンプ回路１０１を設けてい
る。しかし、これによって図１６に示すように基板電圧
ＶBBの電源電圧ＶCC依存性が大きくなってしまう。この
ようになると、通常動作では問題はないが、バーインと
呼ばれる電圧加速テストにおいて、電源電圧だけでなく
基板電圧も深くなり、半導体記憶装置の接合耐圧を越え
るストレスがかかり、半導体記憶装置を破壊してしまう
ことがある。
【０００９】
【発明が解決しようとする課題】従来の半導体記憶装置
の基板電圧発生回路では、上記のようにバーイン時に半
導体記憶装置を破壊してしまうという問題点があった。
の基板電圧発生回路では、上記のようにバーイン時に半
導体記憶装置を破壊してしまうという問題点があった。
【００１０】この発明は、上記のような問題点を解消す
るためになされたもので、バーインしても破壊しない半
導体記憶装置の基板電圧発生回路を得ることを目的とし
ている。
るためになされたもので、バーインしても破壊しない半
導体記憶装置の基板電圧発生回路を得ることを目的とし
ている。
【００１１】
【課題を解決するための手段】請求項１に係る基板電圧
レベルを検知して制御を行う半導体記憶装置の基板電圧
発生回路は、高電圧印加テスト等の特殊テスト時にその
基板電圧検知レベルを変化する基板電圧検知レベル変化
手段を備え、バーイン時の基板電圧のレベルを、通常動
作時の電源電圧時に発生される基板電圧のレベルまで下
げたものである。
レベルを検知して制御を行う半導体記憶装置の基板電圧
発生回路は、高電圧印加テスト等の特殊テスト時にその
基板電圧検知レベルを変化する基板電圧検知レベル変化
手段を備え、バーイン時の基板電圧のレベルを、通常動
作時の電源電圧時に発生される基板電圧のレベルまで下
げたものである。
【００１２】請求項２に係るリング発振器を有する半導
体記憶装置の基板電圧発生回路は、高電圧印加テスト等
の特殊テスト時にそのリング発振器の発振周波数を変化
する発振周波数変化手段を備え、バーイン時の基板電圧
のレベルを、通常動作時の電源電圧時に発生される基板
電圧のレベルまで下げたものである。
体記憶装置の基板電圧発生回路は、高電圧印加テスト等
の特殊テスト時にそのリング発振器の発振周波数を変化
する発振周波数変化手段を備え、バーイン時の基板電圧
のレベルを、通常動作時の電源電圧時に発生される基板
電圧のレベルまで下げたものである。
【００１３】請求項３に係る複数のリング発振器を有す
る半導体記憶装置の基板電圧発生回路は、高電圧印加テ
スト等の特殊テスト時にその動作するリング発振器の数
を変えるリング発振器数変化手段を備え、バーイン時の
基板電圧のレベルを、通常動作時の電源電圧時に発生さ
れる基板電圧のレベルまで下げたものである。
る半導体記憶装置の基板電圧発生回路は、高電圧印加テ
スト等の特殊テスト時にその動作するリング発振器の数
を変えるリング発振器数変化手段を備え、バーイン時の
基板電圧のレベルを、通常動作時の電源電圧時に発生さ
れる基板電圧のレベルまで下げたものである。
【００１４】請求項４に係るリング発振器及び複数のキ
ャパシタを有する半導体記憶装置の基板電圧発生回路
は、高電圧印加テスト等の特殊テスト時にその動作に関
与するキャパシタの数を変化するキャパシタ数変化手段
を備え、バーイン時の基板電圧のレベルを、通常動作時
の電源電圧時に発生される基板電圧のレベルまで下げた
ものである。
ャパシタを有する半導体記憶装置の基板電圧発生回路
は、高電圧印加テスト等の特殊テスト時にその動作に関
与するキャパシタの数を変化するキャパシタ数変化手段
を備え、バーイン時の基板電圧のレベルを、通常動作時
の電源電圧時に発生される基板電圧のレベルまで下げた
ものである。
【００１５】請求項５に係る半導体記憶装置の基板電圧
発生回路は、基板電圧発生回路用の内部電源電圧発生回
路を備え、バーイン時の基板電圧のレベルを、通常動作
時の電源電圧時に発生される基板電圧のレベルまで下げ
たものである。
発生回路は、基板電圧発生回路用の内部電源電圧発生回
路を備え、バーイン時の基板電圧のレベルを、通常動作
時の電源電圧時に発生される基板電圧のレベルまで下げ
たものである。
【００１６】
【作用】この発明における半導体記憶装置の基板電圧発
生回路は、バーイン時に、その能力を弱め、通常動作時
の基板電圧レベルにすることにより、バーイン時に破壊
するようなことがない。
生回路は、バーイン時に、その能力を弱め、通常動作時
の基板電圧レベルにすることにより、バーイン時に破壊
するようなことがない。
【００１７】
実施例１．以下、この発明の実施例１の構成を図１を参
照しながら説明する。図１は、この発明の実施例１の半
導体記憶装置の基板電圧発生回路を示す図である。図１
において、１０１はチャージポンプ回路１、１０２はチ
ャージポンプ回路２、２０１はリングオシレータ１、２
０２はリングオシレータ２、３はキャパシタ、４，５は
ｎ−チャネルトランジスタ、６Ａは基板電圧レベルディ
テクタ回路である。なお、ＶBBは基板電圧である。
照しながら説明する。図１は、この発明の実施例１の半
導体記憶装置の基板電圧発生回路を示す図である。図１
において、１０１はチャージポンプ回路１、１０２はチ
ャージポンプ回路２、２０１はリングオシレータ１、２
０２はリングオシレータ２、３はキャパシタ、４，５は
ｎ−チャネルトランジスタ、６Ａは基板電圧レベルディ
テクタ回路である。なお、ＶBBは基板電圧である。
【００１８】次に、この発明の実施例１の動作について
図２を参照しながら説明する。図２は、この発明の実施
例１の基板電圧−電源電圧特性を示す図である。
図２を参照しながら説明する。図２は、この発明の実施
例１の基板電圧−電源電圧特性を示す図である。
【００１９】まず、通常動作時（以下、「ノーマル時」
と記す。）について説明する。図１におけるチャージポ
ンプ回路１０１の動作であるが、リングオシレータ２０
１の出力φ１は、ある周期で、０Ｖ、ＶCCレベルを繰り
返す信号である。出力φ１が０ＶからＶCCへ変化した
時、キャパシタ３によってカップリングを受け、信号Ｎ
１のレベルも電源電圧ＶCCだけ上げられる。しかし、ｎ
−チャネルトランジスタ４が“ＯＮ”して、Ｎ１のレベ
ルをＶthレベルまで下げる。この時ｎ−チャネルトラン
ジスタ５は“ＯＦＦ”している。
と記す。）について説明する。図１におけるチャージポ
ンプ回路１０１の動作であるが、リングオシレータ２０
１の出力φ１は、ある周期で、０Ｖ、ＶCCレベルを繰り
返す信号である。出力φ１が０ＶからＶCCへ変化した
時、キャパシタ３によってカップリングを受け、信号Ｎ
１のレベルも電源電圧ＶCCだけ上げられる。しかし、ｎ
−チャネルトランジスタ４が“ＯＮ”して、Ｎ１のレベ
ルをＶthレベルまで下げる。この時ｎ−チャネルトラン
ジスタ５は“ＯＦＦ”している。
【００２０】次に、出力φ１がＶCCから０Ｖへ変化した
時、キャパシタ３によってカップリングを受け、信号Ｎ
１のレベルは、ＶCCだけ下げられる。つまり、Ｖth−Ｖ
CCレベルとなる。その時、ｎ−チャネルトランジスタ４
は“ＯＦＦ”し、ｎ−チャネルトランジスタ５は“Ｏ
Ｎ”するので、Ｎ１の負のレベルはＶBBへつたわる。φ
１が“Ｈ”から“Ｌ”へ変化した時にＶBBへつたわる電
荷はＱ＝Ｃ・ＶCCである（Ｃはキャパシタ３の容量であ
る。）。このφ１の信号の０Ｖ→ＶCC→０Ｖを繰り返す
ことにより、ＶBBは−｜ＶCC−２Ｖth｜レベルまで下げ
られる。
時、キャパシタ３によってカップリングを受け、信号Ｎ
１のレベルは、ＶCCだけ下げられる。つまり、Ｖth−Ｖ
CCレベルとなる。その時、ｎ−チャネルトランジスタ４
は“ＯＦＦ”し、ｎ−チャネルトランジスタ５は“Ｏ
Ｎ”するので、Ｎ１の負のレベルはＶBBへつたわる。φ
１が“Ｈ”から“Ｌ”へ変化した時にＶBBへつたわる電
荷はＱ＝Ｃ・ＶCCである（Ｃはキャパシタ３の容量であ
る。）。このφ１の信号の０Ｖ→ＶCC→０Ｖを繰り返す
ことにより、ＶBBは−｜ＶCC−２Ｖth｜レベルまで下げ
られる。
【００２１】次に、チャージポンプ回路１０２の動作も
チャージポンプ回路１０１と同様であるが、基板電圧Ｖ
BBのレベルが深くなると、基板電圧レベルディテクタ回
路６Ａの出力ＢＢＥ信号が“Ｈ”から“Ｌ”レベルとな
り、リングオシレータ２０２の出力φ２を“Ｈ”に固定
して、チャージポンプ回路１０２の動作を止める。この
時のＶBBのレベルであるが、通常動作時、ＢＩ信号は
“Ｌ”、！（ＢＩ）信号は“Ｈ”になるような信号であ
るため、ｎ−チャネルトランジスタ３段側が基板電圧レ
ベルディテクタ回路６Ａのレベルとなるので−３Ｖthと
なる。なお、「！（）」はオーバーラインを表し、（）
内は負論理を意味する。
チャージポンプ回路１０１と同様であるが、基板電圧Ｖ
BBのレベルが深くなると、基板電圧レベルディテクタ回
路６Ａの出力ＢＢＥ信号が“Ｈ”から“Ｌ”レベルとな
り、リングオシレータ２０２の出力φ２を“Ｈ”に固定
して、チャージポンプ回路１０２の動作を止める。この
時のＶBBのレベルであるが、通常動作時、ＢＩ信号は
“Ｌ”、！（ＢＩ）信号は“Ｈ”になるような信号であ
るため、ｎ−チャネルトランジスタ３段側が基板電圧レ
ベルディテクタ回路６Ａのレベルとなるので−３Ｖthと
なる。なお、「！（）」はオーバーラインを表し、（）
内は負論理を意味する。
【００２２】次に、バーイン時であるが、チャージポン
プ回路１０１の動作は、通常動作時と同様であるが、チ
ャージポンプ回路１０２が異なる。バーイン時には、Ｂ
Ｉ信号が“Ｈ”、！（ＢＩ）信号が“Ｌ”となるので、
ｎ−チャネルトランジスタが２段つまり、−２Ｖthまで
ＶBBレベルが深くなれば、基板電圧レベルディテクタ回
路６Ａが動作して、ＢＢＥ信号が“Ｈ”から“Ｌ”とな
り、リングオシレータ２０２の出力φ２を“Ｈ”固定し
てチャージポンプ回路１０２の動作を止める。
プ回路１０１の動作は、通常動作時と同様であるが、チ
ャージポンプ回路１０２が異なる。バーイン時には、Ｂ
Ｉ信号が“Ｈ”、！（ＢＩ）信号が“Ｌ”となるので、
ｎ−チャネルトランジスタが２段つまり、−２Ｖthまで
ＶBBレベルが深くなれば、基板電圧レベルディテクタ回
路６Ａが動作して、ＢＢＥ信号が“Ｈ”から“Ｌ”とな
り、リングオシレータ２０２の出力φ２を“Ｈ”固定し
てチャージポンプ回路１０２の動作を止める。
【００２３】上記の基板電圧ＶBBの電源電圧ＶCC特性を
図２に示す。基板電圧レベルディテクタ回路６Ａのレベ
ルをバーイン時とノーマル時で切換えることによって、
バーイン時でもノーマル時と同レベルの基板電圧ＶBBを
出すことができる。
図２に示す。基板電圧レベルディテクタ回路６Ａのレベ
ルをバーイン時とノーマル時で切換えることによって、
バーイン時でもノーマル時と同レベルの基板電圧ＶBBを
出すことができる。
【００２４】実施例２．この発明の実施例２の構成につ
いて図３及び図４を参照しながら説明する。図３は、こ
の発明の実施例２のチャージポンプ回路を示す図であ
る。また、図４は、図３におけるリングオシレータを示
す回路図である。図３及び図４において、２はリングオ
シレータ、３はキャパシタ、４，５はｎ−チャネルトラ
ンジスタ、２０１はリングオシレータ１、２０２はリン
グオシレータ２である。
いて図３及び図４を参照しながら説明する。図３は、こ
の発明の実施例２のチャージポンプ回路を示す図であ
る。また、図４は、図３におけるリングオシレータを示
す回路図である。図３及び図４において、２はリングオ
シレータ、３はキャパシタ、４，５はｎ−チャネルトラ
ンジスタ、２０１はリングオシレータ１、２０２はリン
グオシレータ２である。
【００２５】次に、前述したこの発明の実施例２の動作
について図５を参照しながら説明する。図５は、この発
明の実施例２の基板電圧−電源電圧特性を示す図であ
る。
について図５を参照しながら説明する。図５は、この発
明の実施例２の基板電圧−電源電圧特性を示す図であ
る。
【００２６】まず、ノーマル時であるが、ＢＩ信号が
“Ｌ”、！（ＢＩ）信号が“Ｈ”であるため、リングオ
シレータ２０１の出力がφにつながり、φがＶCC→０Ｖ
→ＶCC・・・・と変化することにより、キャパシタ３に
よってカップリングを受け、基板電圧ＶBBレベルは深く
なる。
“Ｌ”、！（ＢＩ）信号が“Ｈ”であるため、リングオ
シレータ２０１の出力がφにつながり、φがＶCC→０Ｖ
→ＶCC・・・・と変化することにより、キャパシタ３に
よってカップリングを受け、基板電圧ＶBBレベルは深く
なる。
【００２７】次に、バーイン時であるが、ＢＩ信号が
“Ｌ”、！（ＢＩ）信号が“Ｈ”であるため、リングオ
シレータ２０２の出力がφにつながる。リングオシレー
タ２０２は、リングオシレータ２０１に比べ、周期（Ｖ
CC→０Ｖ→ＶCCの時間）を長く設定しているため、ＶBB
を深くする能力が小さい。よって、ノーマル時と、バー
イン時のＶBBのＶCCの依存性は図５に示すようになり、
バーイン時でもノーマル時と同レベルの基板電圧ＶBBを
出すことができる。
“Ｌ”、！（ＢＩ）信号が“Ｈ”であるため、リングオ
シレータ２０２の出力がφにつながる。リングオシレー
タ２０２は、リングオシレータ２０１に比べ、周期（Ｖ
CC→０Ｖ→ＶCCの時間）を長く設定しているため、ＶBB
を深くする能力が小さい。よって、ノーマル時と、バー
イン時のＶBBのＶCCの依存性は図５に示すようになり、
バーイン時でもノーマル時と同レベルの基板電圧ＶBBを
出すことができる。
【００２８】実施例３．この発明の実施例３の構成につ
いて図３及び図６を参照しながら説明する。図３は、こ
の発明の実施例３のチャージポンプ回路を示す図でもあ
り、図６は図３におけるリングオシレータを示す回路図
である。図３及び図６において、２はリングオシレー
タ、３はキャパシタ、４，５はｎ−チャネルトランジス
タである。
いて図３及び図６を参照しながら説明する。図３は、こ
の発明の実施例３のチャージポンプ回路を示す図でもあ
り、図６は図３におけるリングオシレータを示す回路図
である。図３及び図６において、２はリングオシレー
タ、３はキャパシタ、４，５はｎ−チャネルトランジス
タである。
【００２９】次に、この発明の実施例３の動作について
説明する。ノーマル時、ＢＩ信号は“Ｌ”、！（ＢＩ）
信号は“Ｈ”となり、バーイン時、ＢＩ信号は“Ｈ”、
！（ＢＩ）信号は“Ｌ”となるため、実施例２と同様、
ノーマル時に比べバーイン時のほうが、リングオシレー
タ２の周期が長くなり、ＶBBを深くする能力が小さくな
る。よってノーマル時とバーイン時のＶBBのＶCCの依存
性は図５に示すようになり、バーイン時でもノーマル時
と同レベルのＶBBを出すことができる。
説明する。ノーマル時、ＢＩ信号は“Ｌ”、！（ＢＩ）
信号は“Ｈ”となり、バーイン時、ＢＩ信号は“Ｈ”、
！（ＢＩ）信号は“Ｌ”となるため、実施例２と同様、
ノーマル時に比べバーイン時のほうが、リングオシレー
タ２の周期が長くなり、ＶBBを深くする能力が小さくな
る。よってノーマル時とバーイン時のＶBBのＶCCの依存
性は図５に示すようになり、バーイン時でもノーマル時
と同レベルのＶBBを出すことができる。
【００３０】実施例４．この発明の実施例４について図
７を参照しながら説明する。図７は、この発明の実施例
４のチャージポンプ回路を示す図である。図７におい
て、２０１はリングオシレータ１、２０２はリングオシ
レータ２、３はキャパシタ、４，５はｎ−チャネルトラ
ンジスタである。
７を参照しながら説明する。図７は、この発明の実施例
４のチャージポンプ回路を示す図である。図７におい
て、２０１はリングオシレータ１、２０２はリングオシ
レータ２、３はキャパシタ、４，５はｎ−チャネルトラ
ンジスタである。
【００３１】次に、この発明の実施例４の動作について
説明する。ノーマル時、！（ＢＩ）信号は“Ｈ”である
ため、リングオシレータ２０１、リングオシレータ２０
２が両方とも動作し、それぞれキャパシタ３をたたき、
ＶBBを深くする。次に、バーイン時であるが、！（Ｂ
Ｉ）信号は“Ｌ”となるので、リングオシレータ２０２
の出力φ２は“Ｈ”固定となり、動作を止める。すなわ
ち、リングオシレータの動作数が減少するため、ＶBBを
深くする能力が小さくなる。よって、ノーマル時とバー
イン時のＶBBのＶCCの依存性は、図５に示すようにな
り、バーイン時でも、ノーマル時と同レベルのＶBBを出
すことができる。
説明する。ノーマル時、！（ＢＩ）信号は“Ｈ”である
ため、リングオシレータ２０１、リングオシレータ２０
２が両方とも動作し、それぞれキャパシタ３をたたき、
ＶBBを深くする。次に、バーイン時であるが、！（Ｂ
Ｉ）信号は“Ｌ”となるので、リングオシレータ２０２
の出力φ２は“Ｈ”固定となり、動作を止める。すなわ
ち、リングオシレータの動作数が減少するため、ＶBBを
深くする能力が小さくなる。よって、ノーマル時とバー
イン時のＶBBのＶCCの依存性は、図５に示すようにな
り、バーイン時でも、ノーマル時と同レベルのＶBBを出
すことができる。
【００３２】実施例５．この発明の実施例５の構成につ
いて図８を参照しながら説明する。図８は、この発明の
実施例５のチャージポンプ回路を示す図である。図８に
おいて、２０１はリングオシレータ１、２０２はリング
オシレータ２、３はキャパシタ、４，５はｎ−チャネル
トランジスタ、７は伝送ゲートである。
いて図８を参照しながら説明する。図８は、この発明の
実施例５のチャージポンプ回路を示す図である。図８に
おいて、２０１はリングオシレータ１、２０２はリング
オシレータ２、３はキャパシタ、４，５はｎ−チャネル
トランジスタ、７は伝送ゲートである。
【００３３】次に、前述した実施例５の動作について説
明する。ノーマル時、ＢＩ信号は“Ｌ”、！（ＢＩ）信
号は“Ｈ”であるため、リングオシレータ２０１、リン
グオシレータ２０２が両方とも動作する。次にバーイン
時は、ＢＩ信号が“Ｈ”、！（ＢＩ）信号は“Ｌ”とな
るため、リングオシレータ２０２は動作するが、その出
力φ２信号は伝送ゲート７が“ＯＦＦ”するためにキャ
パシタ３へ到達しない。すなわち、実質的なリングオシ
レータの動作が減少するため、ＶBBを深くする能力が小
さくなる。よって、ノーマル時とバーイン時のＶBBのＶ
CCの依存性は、図５に示すようになり、バーイン時で
も、ノーマル時と同レベルのＶBBを出すことができる。
明する。ノーマル時、ＢＩ信号は“Ｌ”、！（ＢＩ）信
号は“Ｈ”であるため、リングオシレータ２０１、リン
グオシレータ２０２が両方とも動作する。次にバーイン
時は、ＢＩ信号が“Ｈ”、！（ＢＩ）信号は“Ｌ”とな
るため、リングオシレータ２０２は動作するが、その出
力φ２信号は伝送ゲート７が“ＯＦＦ”するためにキャ
パシタ３へ到達しない。すなわち、実質的なリングオシ
レータの動作が減少するため、ＶBBを深くする能力が小
さくなる。よって、ノーマル時とバーイン時のＶBBのＶ
CCの依存性は、図５に示すようになり、バーイン時で
も、ノーマル時と同レベルのＶBBを出すことができる。
【００３４】実施例６．この発明の実施例６の構成につ
いて図９を参照しながら説明する。図９は、この発明の
実施例６のチャージポンプ回路を示す図である。図９に
おいて、２はリングオシレータ、３０１はキャパシタ
１、３０２はキャパシタ１より容量の小さいキャパシタ
２、４，５はｎ−チャネルトランジスタである。
いて図９を参照しながら説明する。図９は、この発明の
実施例６のチャージポンプ回路を示す図である。図９に
おいて、２はリングオシレータ、３０１はキャパシタ
１、３０２はキャパシタ１より容量の小さいキャパシタ
２、４，５はｎ−チャネルトランジスタである。
【００３５】次に、前述した実施例６の動作について説
明する。ノーマル時、ＢＩ信号は“Ｌ”、！（ＢＩ）信
号は“Ｈ”であるため、リングオシレータ２の出力φは
キャパシタ３０１に接続される。バーイン時は、ＢＩ信
号が“Ｈ”、！（ＢＩ）信号が“Ｌ”となるため、リン
グオシレータ２の出力φはキャパシタ３０２に接続され
る。ＶBBを深くする能力は、キャパシタの容量に比例す
るため、バーイン時のほうが、ＶBBを深くする能力が小
さくなる。よってノーマル時とバーイン時のＶBBとＶCC
依存性は図５に示されるようになり、バーイン時でもノ
ーマル時と同レベルのＶBBを出すことができる。
明する。ノーマル時、ＢＩ信号は“Ｌ”、！（ＢＩ）信
号は“Ｈ”であるため、リングオシレータ２の出力φは
キャパシタ３０１に接続される。バーイン時は、ＢＩ信
号が“Ｈ”、！（ＢＩ）信号が“Ｌ”となるため、リン
グオシレータ２の出力φはキャパシタ３０２に接続され
る。ＶBBを深くする能力は、キャパシタの容量に比例す
るため、バーイン時のほうが、ＶBBを深くする能力が小
さくなる。よってノーマル時とバーイン時のＶBBとＶCC
依存性は図５に示されるようになり、バーイン時でもノ
ーマル時と同レベルのＶBBを出すことができる。
【００３６】実施例７．この発明の実施例７の構成につ
いて図１０及び図１１を参照しながら説明する。図１０
は、この発明の実施例７のチャージポンプ回路を示す図
であり、図１１は、ＶBB用電源電圧発生回路を示す図で
ある。図１０及び図１１において、３はキャパシタ、
４，５はｎ−チャネルトランジスタ、８は電源電圧
ＶCC、９は基板電圧発生回路用電源ＶCCＢ、１０はｐ−
チャネルトランジスタ、１１はｎ−チャネルトランジス
タである。
いて図１０及び図１１を参照しながら説明する。図１０
は、この発明の実施例７のチャージポンプ回路を示す図
であり、図１１は、ＶBB用電源電圧発生回路を示す図で
ある。図１０及び図１１において、３はキャパシタ、
４，５はｎ−チャネルトランジスタ、８は電源電圧
ＶCC、９は基板電圧発生回路用電源ＶCCＢ、１０はｐ−
チャネルトランジスタ、１１はｎ−チャネルトランジス
タである。
【００３７】次に、前述した実施例７の動作について図
１２を参照しながら説明する。図１２は、この発明の実
施例７の基板電圧−電源電圧特性を示す図である。ノー
マル時、ＢＩ信号は“Ｌ”であるため、ｐ−チャネルト
ランジスタ１０が“ＯＮ”しているためＶCCとＶBB発生
回路用電源電圧ＶCCＢが接続されているので、ＶBB発生
回路にはＶCCが与えられる。バーイン時は、ＢＩ信号が
“Ｈ”であるため、ｐ−チャネルトランジスタ１０が
“ＯＦＦ”し、ＶCCとＶCCＢとを切り離し、ＶCCＢへ
は、ＶCC−２Ｖth（Ｖthはｎ−チャネルトランジスタの
しきい値）のレベルへさげられる。つまり、バーイン時
はＶBB発生回路の電圧が低くなるため、ＶBBを深くする
能力が小さくなる。よってノーマル時とバーイン時のＶ
BBのＶCC依存性は、図１２に示すようになり、バーイン
時でもノーマル時と同レベルのＶBBを出すことができ
る。
１２を参照しながら説明する。図１２は、この発明の実
施例７の基板電圧−電源電圧特性を示す図である。ノー
マル時、ＢＩ信号は“Ｌ”であるため、ｐ−チャネルト
ランジスタ１０が“ＯＮ”しているためＶCCとＶBB発生
回路用電源電圧ＶCCＢが接続されているので、ＶBB発生
回路にはＶCCが与えられる。バーイン時は、ＢＩ信号が
“Ｈ”であるため、ｐ−チャネルトランジスタ１０が
“ＯＦＦ”し、ＶCCとＶCCＢとを切り離し、ＶCCＢへ
は、ＶCC−２Ｖth（Ｖthはｎ−チャネルトランジスタの
しきい値）のレベルへさげられる。つまり、バーイン時
はＶBB発生回路の電圧が低くなるため、ＶBBを深くする
能力が小さくなる。よってノーマル時とバーイン時のＶ
BBのＶCC依存性は、図１２に示すようになり、バーイン
時でもノーマル時と同レベルのＶBBを出すことができ
る。
【００３８】実施例８．この発明の実施例８について図
１０及び図１３を参照しながら説明する。図１０は、こ
の発明の実施例８のチャージポンプ回路を示す図であ
り、図１３はＶBB用電源電圧発生回路を示す図である。
図１０及び図１３において、３はキャパシタ、４，５は
ｎ−チャネルトランジスタ、８は電源電圧ＶCC、９は基
板電圧発生回路用電源ＶCCＢ、１０はｐ−チャネルトラ
ンジスタ、１２はレベルシフタ回路、１３は基準電圧Ｖ
ref 、１４は差動増幅器である。
１０及び図１３を参照しながら説明する。図１０は、こ
の発明の実施例８のチャージポンプ回路を示す図であ
り、図１３はＶBB用電源電圧発生回路を示す図である。
図１０及び図１３において、３はキャパシタ、４，５は
ｎ−チャネルトランジスタ、８は電源電圧ＶCC、９は基
板電圧発生回路用電源ＶCCＢ、１０はｐ−チャネルトラ
ンジスタ、１２はレベルシフタ回路、１３は基準電圧Ｖ
ref 、１４は差動増幅器である。
【００３９】次に、前述した実施例８の動作について図
１４を参照しながら説明する。図１４は、この発明の実
施例８の基板電圧−電源電圧特性を示す図である。ま
ず、ＶBB用電源電圧発生回路の説明であるが、ＶCCＢの
電圧が低い時、そのレベルを低下させるレベルシフタ回
路１２の出力も低くなり、そのレベルが基準電圧Ｖref
よりも低くと、差動増幅器１４の出力は“Ｌ”レベルと
なり、ｐ−チャネルトランジスタ１０が“ＯＮ”して、
ＶCCとＶCCＢとを接続する。次にＶCC、ＶCCＢのレベル
が高くなると、ＶCCＢのレベルを変換させたレベルシフ
タ回路１２の出力も高くなり、このレベルが基準電圧Ｖ
ref よりも高くなると、差動増幅器１４の出力は“Ｈ”
レベルとなり、ｐ−チャネルトランジスタ１０が“ＯＦ
Ｆ”して、ＶCCとＶCCＢとを切り離す、上記の動作によ
り、今、ＶCCＢを５Ｖ一定となるように、基準電圧Ｖ
ref と、レベルシフタ回路１２を設定している。
１４を参照しながら説明する。図１４は、この発明の実
施例８の基板電圧−電源電圧特性を示す図である。ま
ず、ＶBB用電源電圧発生回路の説明であるが、ＶCCＢの
電圧が低い時、そのレベルを低下させるレベルシフタ回
路１２の出力も低くなり、そのレベルが基準電圧Ｖref
よりも低くと、差動増幅器１４の出力は“Ｌ”レベルと
なり、ｐ−チャネルトランジスタ１０が“ＯＮ”して、
ＶCCとＶCCＢとを接続する。次にＶCC、ＶCCＢのレベル
が高くなると、ＶCCＢのレベルを変換させたレベルシフ
タ回路１２の出力も高くなり、このレベルが基準電圧Ｖ
ref よりも高くなると、差動増幅器１４の出力は“Ｈ”
レベルとなり、ｐ−チャネルトランジスタ１０が“ＯＦ
Ｆ”して、ＶCCとＶCCＢとを切り離す、上記の動作によ
り、今、ＶCCＢを５Ｖ一定となるように、基準電圧Ｖ
ref と、レベルシフタ回路１２を設定している。
【００４０】以上のようなＶCCＢ発生回路を使用してい
めため、ノーマル時は、ＶCC＝ＶCCＢ＝５Ｖ、バーイン
時は、ＶCC＝７Ｖ、ＶCCＢ＝５Ｖであるため、ノーマル
時とバーイン時のＶBBのレベルは、図１４に示すように
同レベルとなる。
めため、ノーマル時は、ＶCC＝ＶCCＢ＝５Ｖ、バーイン
時は、ＶCC＝７Ｖ、ＶCCＢ＝５Ｖであるため、ノーマル
時とバーイン時のＶBBのレベルは、図１４に示すように
同レベルとなる。
【００４１】今までの実施例中で使用したＢＩ、！（Ｂ
Ｉ）信号の制御は、外部入力信号のタイミング制御、外
部ピンへのスーパーＶＩＨ印加（使用スペック外の外部
入力端子への電圧印加）等なんでもよい。
Ｉ）信号の制御は、外部入力信号のタイミング制御、外
部ピンへのスーパーＶＩＨ印加（使用スペック外の外部
入力端子への電圧印加）等なんでもよい。
【００４２】
【発明の効果】以上のように、この発明によれば、ノー
マル時と、バーイン時との基板電圧ＶBBのレベルを等し
くするようにしたため、バーイン時に過剰なストレスを
与え、半導体記憶装置を破壊してしまうということがな
いという効果を奏する。
マル時と、バーイン時との基板電圧ＶBBのレベルを等し
くするようにしたため、バーイン時に過剰なストレスを
与え、半導体記憶装置を破壊してしまうということがな
いという効果を奏する。
【図１】この発明の実施例１を示す回路図である。
【図２】この発明の実施例１の基板電圧−電源電圧特性
を示す図である。
を示す図である。
【図３】この発明の実施例２及び実施例３を示す回路図
である。
である。
【図４】この発明の実施例２のリングオシレータを示す
回路図である。
回路図である。
【図５】この発明の実施例２から実施例６までの基板電
圧−電源電圧特性を示す図である。
圧−電源電圧特性を示す図である。
【図６】この発明の実施例３のリングオシレータを示す
回路図である。
回路図である。
【図７】この発明の実施例４を示す回路図である。
【図８】この発明の実施例５を示す回路図である。
【図９】この発明の実施例６を示す回路図である。
【図１０】この発明の実施例７及び実施例８を示す回路
図である。
図である。
【図１１】この発明の実施例７の基板電圧発生回路用電
源電圧発生回路を示す図である。
源電圧発生回路を示す図である。
【図１２】この発明の実施例７の基板電圧−電源電圧特
性を示す図である。
性を示す図である。
【図１３】この発明の実施例８の基板電圧発生回路用電
源電圧発生回路を示す図である。
源電圧発生回路を示す図である。
【図１４】この発明の実施例８の基板電圧−電源電圧特
性を示す図である。
性を示す図である。
【図１５】従来の半導体記憶装置の基板電圧発生回路を
示す図である。
示す図である。
【図１６】従来の半導体記憶装置の基板電圧発生回路の
基板電圧−電源電圧特性を示す図である。
基板電圧−電源電圧特性を示す図である。
１０１ チャージポンプ回路 １０２ チャージポンプ回路 ２ リングオシレータ ２０１ リングオシレータ ２０２ リングオシレータ ３ キャパシタ ３０１ キャパシタ ３０２ キャパシタ ４ ｎ−チャネルトランジスタ ５ ｎ−チャネルトランジスタ ６Ａ 基板電圧レベルディテクタ回路 ７ 伝送ゲート ８ 電源電圧ＶCC ９ 基板電圧発生回路用電源電圧ＶCCＢ １０ ｐ−チャネルトランジスタ １１ ｎ−チャネルトランジスタ １２ レベルシフタ回路 １３ 基準電圧Ｖref
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413 29/00 ３０３ Ｂ 6741−5Ｌ Ｈ０３Ｋ 19/096 Ｄ 8941−5Ｊ 6741−5Ｌ Ｇ１１Ｃ 11/34 ３３５ Ｃ
Claims (5)
- 【請求項１】 基板電圧レベルを検知して制御を行う半
導体記憶装置の基板電圧発生回路において、高電圧印加
テスト等の特殊テスト時にその基板電圧検知レベルを変
化する基板電圧検知レベル変化手段を備えたことを特徴
とする半導体記憶装置の基板電圧発生回路。 - 【請求項２】 リング発振器を有する半導体記憶装置の
基板電圧発生回路において、高電圧印加テスト等の特殊
テスト時にそのリング発振器の発振周波数を変化する発
振周波数変化手段を備えたことを特徴とする半導体記憶
装置の基板電圧発生回路。 - 【請求項３】 複数のリング発振器を有する半導体記憶
装置の基板電圧発生回路において、高電圧印加テスト等
の特殊テスト時にその動作するリング発振器の数を変え
るリング発振器数変化手段を備えたことを特徴とする半
導体記憶装置の基板電圧発生回路。 - 【請求項４】 リング発振器及び複数のキャパシタを有
する半導体記憶装置の基板電圧発生回路において、高電
圧印加テスト等の特殊テスト時にその動作に関与するキ
ャパシタの数を変化するキャパシタ数変化手段を備えた
ことを特徴とする半導体記憶装置の基板電圧発生回路。 - 【請求項５】 基板電圧発生回路用の内部電源電圧発生
回路を備えたことを特徴とする半導体記憶装置の基板電
圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4181202A JPH0628853A (ja) | 1992-07-08 | 1992-07-08 | 半導体記憶装置の基板電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4181202A JPH0628853A (ja) | 1992-07-08 | 1992-07-08 | 半導体記憶装置の基板電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628853A true JPH0628853A (ja) | 1994-02-04 |
Family
ID=16096630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4181202A Pending JPH0628853A (ja) | 1992-07-08 | 1992-07-08 | 半導体記憶装置の基板電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628853A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998005037A1 (fr) * | 1996-07-29 | 1998-02-05 | Mitsubishi Denki Kabushiki Kaisha | Dispositif memoire a semi-conducteur |
| US6349063B1 (en) | 1998-12-28 | 2002-02-19 | Nec Corporation | Semiconductor memory devices and driving methods |
| KR100333203B1 (ko) * | 1999-01-27 | 2002-04-18 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 |
| US7366048B2 (en) | 2005-06-30 | 2008-04-29 | Hynix Semiconductor Inc. | Bulk bias voltage level detector in semiconductor memory device |
| CN104785503A (zh) * | 2015-04-20 | 2015-07-22 | 刘鹏 | 用于非易失性存储芯片自毁的自毁微系统及其自毁方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01267892A (ja) * | 1988-04-18 | 1989-10-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02235368A (ja) * | 1989-03-08 | 1990-09-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH02306493A (ja) * | 1989-05-20 | 1990-12-19 | Toshiba Micro Electron Kk | 半導体記憶装置 |
-
1992
- 1992-07-08 JP JP4181202A patent/JPH0628853A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
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|---|---|---|---|---|
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| US6304503B1 (en) | 1996-07-29 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6483761B2 (en) | 1996-07-29 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
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| CN104785503A (zh) * | 2015-04-20 | 2015-07-22 | 刘鹏 | 用于非易失性存储芯片自毁的自毁微系统及其自毁方法 |
| CN104785503B (zh) * | 2015-04-20 | 2016-09-14 | 刘鹏 | 用于非易失性存储芯片自毁的自毁微系统及其自毁方法 |
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