JPH02306493A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH02306493A
JPH02306493A JP1127524A JP12752489A JPH02306493A JP H02306493 A JPH02306493 A JP H02306493A JP 1127524 A JP1127524 A JP 1127524A JP 12752489 A JP12752489 A JP 12752489A JP H02306493 A JPH02306493 A JP H02306493A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特にバーンイン試験
時に通常動作時よりもワード線電位を高くするように制
御する回路に関する。
（従来の技術） 半導体記憶装置、例えばダイナミック型ランダムアクセ
スメモリ（ＤＲＡＭ、）のワード線駆動回路は、従来、
第３図に示すように構成さ、れている。第３図において
、ＴＮｌおよびＴＮ２は絶縁ゲート型（ＭＯＳ型）のＮ
チャネルの第１のトランジスタおよび第２のトランジス
タである。第１のトランジスタＴＮＩの一端には行デコ
ーダ（図示せず）から行デコード出力信号Ａが入力し、
そのゲートにはＶＣＣ電源電位（例えば５　Ｖ、）が与
えられており、その他端は第２のトランジスタＴＮ２の
ゲートに接続されている。この第２のトランジスタＴＮ
２の一端にはワード線駆動制御信号ＤＲＶが与えられ、
その他端から出力するブートストラップされたワード線
駆動信号Ｃがワード線ＷＬに供給される。このワード線
ＷＬには、多数のセルトランジスタ（図示せず）の各ゲ
ートが接続されている。
いま、行デコード出力信号Ａが活性レベル（ここでは５
ＶのＶＣＣ電源レベル）になった場合の動作を第４図を
参照して説明する。この時、第１のトランジスタＴＮＩ
がオンになり、その他端側（第２のトランジスタＴＮ２
のゲート側）のノードＢの電位はＶｃｃ−ｌＶｔｎ　ｌ
　　（Ｖｔｎは第１のトランジスタＴＮＩのゲート閾値
電圧）になる。
このノードＢは、第１のトランジスタＴＮＩのカップリ
ングにより電位がどんどん上昇し、ジャンクション・ブ
レークダウン（ＪｕｎｃｔｉｏｎＢｒｅａｋｄｏｗｎ）
が生じるまで上昇し、その時のノードＢの電位はＶＢＤ
　　　ＩＶＢ［］ｌとなり、このノードＢの電位の上昇
に伴ってワード線駆動信号Ｃの電位が上昇する。
ここで１．Ｖ　Ｂ　Ｄは上記Ｎチャネルトランジスタの
ソース・ドレイン用のＮ型高濃度不純物拡散領域のジャ
ンクション・ブレークダウン電圧、ＶＢＢは上記Ｎチャ
ネルトランジスタが形成されている基板（Ｐ型基板ある
いはＰウェル）の電圧であり、この基板には基板バイア
ス発生回路から基板バイアス電圧が供給されている。
なお、ワード線駆動制御信号ＷＤＲＶが例えば７．５Ｖ
、ジャンクション・ブレークダウン電圧ＶＢＤが例えば
１２ｖ、基板電圧ＶＢＢが例えば−３ｖ１ゲート閾値電
圧Ｖｔｎが例えば１．５■とすると、Ｖｃｃ電源レベル
が５ｖの時に、ノードＢの電位はほぼ９Ｖ、ワード線駆
動信号Ｃはほぼ７．５Ｖになる。
ところで、上記したようなワード線駆動回路を有するＤ
ＲＡＭのバーンイン試験時にＶＣＣ電源レベルを５■か
ら例えば７Ｖ程度まで上昇させた時、前記ノードＢの電
位は通常動作時とほぼ同じく９Ｖのままであり、ワード
線駆動信号Ｃは通常動作時とほぼ同じ＜７．５Ｖのまま
であり、セルトランジスタに高レベルのワード線駆動信
号を印加することができず、セルトランジスタのスクリ
ーニングを正しく行うことができない。
なお、半導体記憶装置に内蔵されている基板バイアス発
生回路には、基板バイアス発生回路自身が動作すること
により消費する電流を軽減させるための基板電位制限回
路を有しているものがあり、その−例を第５図に示す。
この基板電位制限回路は、基板６０の電位を検知する基
板電位検知回路６２と、この基板電位検知回路６２の出
力に基ずいて基板バイアス発生回路６１の動作をオン／
オフ制御するスイッチ回路６３とからなる。
この基板電位制限回路によれば、基板電位が低下して一
定値に達すると、基板電位検知回路６２が働いてスイッ
チ回路６３が基板バイアス発生回路６１の動作を停止さ
せるので、基板電位が基板電位検知回路６２の閾値を再
び越えるまで、基板バイアス発生回路６１自身は電流を
消費しない。
（発明が解決しようとする課題） 上記したように従来の半導体記憶装置は、バーンイン試
験時にＶｃｃ電源レベルを上昇させた時、ワード線駆動
信号の電圧が通常動作時とほぼ同じであり、セルトラン
ジスタに高レベルのワード線駆動信号を印加することが
できず、セルトランジスタのスクリーニングを正しく行
うことができないという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、バーンイン試験時にＶｃｃ電源レベルを上昇
させた時、ワード線駆動信号の電圧が通常動作時よりも
高くなり、セルトランジスタに高レベルのワード線駆動
信号を印加することができ、セルトランジスタのスクリ
ーニングを正しく行うことができる半導体記憶装置を提
供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、一端に行デコード出力信号が入力し、ゲート
に所定電位が与えらる第１のＭＯＳトランジスタと、こ
の第１のＭＯＳトランジスタの他端にゲートが接続され
、一端にワード線駆動制御信号が与えられ、他端から出
力するワード線部動信号がワード線に供給される第２の
ＭＯＳトランジスタとからなるワード線駆動回路を有し
、上記ＭＯ８トランジスタが形成されている半導体基板
にバイアス電圧を供給する基板バイアス発生回路を有す
る半導体記憶装置において、外部から供給されるバーン
イン試験モード信号入力を検知するバーンインモード検
知回路と、このバーンインモード検知回路のバーンイン
試験モード検知出力により前記バイアス電圧が浅くなる
ように基板バイアス発生回路を制御する基板バイアス制
御回路とを具備することを特徴とする。
（作用） 行デコード出力信号が活性化してＶｃｃ電源レベルにな
ると、第１のトランジスタがオンになり、その他端側（
第２のトランジスタのゲート側）のノードＢの電位ハＶ
ｃｃ　−Ｉ　Ｖ　ｔ　ｎ　ｌ　　（Ｖ　ｔ　ｎ１ｃｋ第
１のトランジスタのゲート閾値電圧）になる。このノー
ドＢは、第１のトランジスタのカップリングにより電位
がどんどん上昇し、ジャンクション・ブレークダウンが
生じるまで上昇し、その時の電位は（ジャンクション・
ブレークダウン電圧一基板バイアス電圧）となる。そし
て、このノードＢの電位の上昇に伴ってワード線駆動信
号Ｃの電位が上昇する。
このような動作がバーンイン試験時に行われる際には、
バーンインモード検知回路および基板バイアス制御回路
の作用により基板バイアス電圧が浅くなるように制御す
るので、ノードＢの電位が十分に上昇し、ワード線駆動
信号の電圧が通常動作時よりも高くなり、セルトランジ
スタに高レベルのワード線駆動信号を印加することが可
能になり、セルトランジスタのスクリーニングを正しく
行うことが可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、ＤＲＡＭの一部を示しており、１０は半導体
基板、１１は基板１０にバイアス電圧を供給する基板バ
イアス発生回路、１２は通常動作時に設定されるべき基
板電位を検知する第１の基板電位検知回路、１３は第１
の基板電位検知回路１２の検知出力に基ずいて基板バイ
アス発生回路１０の動作をオン／オフ制御する第１のス
イッチ回路、１４は外部から供給されるバーンイン試験
モード信号入力を検知するバーンインモード検知回路、
１５はバーンインモード検知回路１４のバーンイン試験
モード検知出力により前記バイアス電圧が浅くなるよう
に基板バイアス発生回路１１を制御する基板バイアス制
御回路、１６は基板１０上に形成されているワード線駆
動回路である。
ワード線駆動回路１６は、第３図を参照して前述した従
来のワード線駆動回路と同様な回路構成を有する。即ち
、Ｎチャネルの第１のトランジスタＴＮＩの一端には行
デコーダ（リポせず）から行デコード出力信号Ａが入力
し、そのゲートにはＶｃｃ電源電位（例えば５Ｖ）が与
えられており、その゛他端はＮチャネルの第２のトラン
ジスタＴＮ２のゲートに接続されている。この第２のト
ランジスタＴＮ２の一端にはワード線駆動制御信号ＷＤ
ＲＶが与えられ、その他端から出力するブ一トストラッ
プされたワード線駆動信号Ｃがワード線ＷＬに供給され
る。このワード線ＷＬには、多数のセルトランジスタ（
図示せず）の各ゲートが接続されている。
基板バイアス制御回路１５は、バーンイン試験時に設定
されるべき基板電位を検知する第２の基板電位検知回路
１７と、バーンインモード検知回路１４のバーンイン試
験モード検知出力により活性状態に制御され、第２の基
板電位検知回路１７の検知出力に基ずいて基板バイアス
発生回路１１の動作をオン／オフ制御する第２のスイッ
チ回路１８とからなる。
第２の基板電位検知回路１７は、例えば図示のように構
成されている。即ち、ＶＣＣ電源ノードと基板１０との
間に直列に、ゲートが接地電位（Ｖ　ｓｓ）ノードに接
続されている第１のＰチャネルトランジスタＰ１と、ゲ
ートがＶＣＣ電源ノードに接続されている第１のＮチャ
ネルトランジスタＮ１と、ゲート・ドレイン相互が接続
されている第２のＰチャネル°トランジスタＰ２とが接
続され、−１０＝ ＶＣＣノードとＶＳＳノードとの間に直列に、第３のＰ
チャネルトランジスタＰ３と、ゲートがＶｓｓノードに
接続されている第４のＰチャネルトランジスタＰ４と、
第２のＮチャネルトランジスタＮ２とか接続され、第１
のＮチャネルトランジスタＮ１のドレインが第３のＰチ
ャネルトランジスタＰ３および第２のＮチャネルトラン
ジスタＮ２の各ゲートに接続されている。第３のＰチャ
ネルトランジスタＰ３と第４のＰチャネルトランジスタ
Ｐ４と第２のＮチャネルトランジスタＮ２とは、インバ
ータＩＮＶを構成している。
第１のＰチャネルトランジスタＰ１および第１のＮチャ
ネルトランジスタＮ１は、貫通電流の制御および基板電
位を決めるためのレシオ動作を行う。また、第２のＮチ
ャネルトランジスタＮ２と第３のＰチャネルトランジス
タＰ３および第４のＰチャネルトランジスタＰ４とのサ
イズ比を大きくとっており、この第３のＰチャネルトラ
ンジスタＰ３および第２のＮチャネルトランジスタＮ２
のゲート電位が第２のＮチャネルトランジスタＮ２の閾
値電圧Ｖｔｎを少し越えると、出力点（Ｎチャネルトラ
、ンジスタＮ２のドレイン）Ｄの電位を直くに低レベル
にさせるように設定しておく　。
第２のスイッチ回路１８は、バーンインモード検知回路
１４のバーンイン試験モード検知出力により活性状態に
制御されている時、第２の基板電位検知回路１７の出力
点りの検知出力が低レベルの時には基板バイアス発生回
路１１の動作をオンさせ、第２の基板電位検知回路１７
の検知出力が高レベルの時には基板バイアス発生回路１
１の動作をオフさせるように構成されている。
ここで、バーンイン試験時における基板バイアス制御回
路１５の動作を説明する。基板電位かバーンイン試験時
に設定されるべき基板電位より低い時には、第２の基板
電位検知回路１７の出力点りが高レベルになっており、
第２のスイッチ回路１８が基板バイアス発生回路１１の
動作をオフさせている。ジャンクションリーク等によっ
て基板電位が徐々に引き上げられ、バーンイン試験時に
設定されるべき基板電位より高くなると、第２の基板電
位検知回路１７が働いてその出力点りが低レベルになり
、第２のスイッチ回路１８が基板バイアス発生回路１１
の動作をオンさせる。
次に、第１図の回路において、行デコード出力信号Ａが
活性レベル（ここでは５ｖのＶＣＣ電源レベル）になっ
た場合の動作を第２図を参照して説明する。行デコード
出力信号がＶＣＣ電源レベルになると、第１のトランジ
スタＴＮＩがオンになり、その他端側（第２のトランジ
スタＴＮ２のゲート側）のノードＢの電位はＶｃｃ−Ｉ
Ｖｔｎｌ（Ｖｔｎは第１のトランジスタＴＮＩのゲート
閾値電圧）になる。このノードＢは、第１のトランジス
タＴＮＩのカップリングにより電位がどんどん上昇し、
ジャンクション・ブレークダウンが生じるまで上昇し、
その時のノードＢの電位はＶＢＤ　　　ＩＶＢＢ＋とな
り、このノードＢの電位の上昇に伴ってワード線駆動信
号Ｃの電位が上昇する。ここで、ＶＢＤは上記Ｎチャネ
ルトランジスタのソース・ドレイン用のＮ型高濃度不純
物拡散領域のジャンクション・ブレークダウン電圧、Ｖ
ＩＩＢは上記Ｎチャネルトランジスタが形成されている
基板１０（Ｐ型基板あるいはＰウェル）の電圧である。
このような動作がバーンイン試験時に行われる際には、
バーンインモード検知回路１４および基板バイアス制御
回路１５の作用により基板バイアス電圧が浅くなるよう
に制御するので、ノードＢの電位が十分に上昇し、ワー
ド線駆動信号Ｃの電圧が通常動作時よりも高くなる。
即ち、ワード線駆動制御信号ＷＤＲＶが例えば７．５Ｖ
、ジャンクション・ブレークダウン電圧ＶＢＤが例えば
１２Ｖ１通常動作時（Ｖ　ｃｃ電源レしルが５Ｖ）の基
板電圧ＶＢＢが例えば−３Ｖ。
バーンイン試験時（Ｖｃｃ電源レベルが例えば７Ｖ）の
基板電圧ＶＢＢが例えばｏＶ１ゲート閾値電圧Ｖ　ｔ　
、ｎが例えば１．５Ｖとすると、通常動作時には、ノー
ドＢの電位はほぼ９Ｖ、ワード線駆動信号Ｃはほぼ７．
５Ｖになる。これに対して、バーレイン試験時には、ノ
ードＢの電位はほぼ１２Ｖ、ワード線駆動信号Ｃはほぼ
１１．５Ｖに上昇する。
なお、上記実施例におけるバーンインモード検知回路１
４は、バーンインモード指定専用の外部端子からバーン
イン試験モード信号入力が供給される場合を検知するだ
けでなく、任意の外部信号端子の入力を三値制御するこ
とによって、バーンイン試験モード信号入力が供給され
る場合を検知するなど、各種の構、成が可能である。
また、基板バイアス制御回路１５は、上記実施例の構成
に限らず、バーンインモード検知回路１４のバーンイン
試験モード検知出力により基板バイアス電圧が浅くなる
ように基板バイアス発生回路１１を制御する構成であれ
ばよい。
［発明の効果］ 上述したように本発明の半導体記憶装置によれば、バー
ンイン試験時にｖｃｃ電源レベルを上昇させた時、ワー
ド線□駆動信号の電圧を通常動作時よりも高くすること
ができるので、セルトランジスタに高レベルのワード線
駆動信号を印加することができ、セルトランジスタのス
クリーニングを正しく行うことができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るＤＲＡＭの一部を示す
構成説明図、第２図は第１図中のワード線駆動回路の□
動作を示す波形図、第３図は従来のＤＲＡＭにおけるワ
ード線駆動回路を示す回路図、第４図は第３図のワード
線駆動回路の動作を示す波形図、第５図は従来の基板電
位制限回路の一例を示すブ□ロック図である。 １０・・・基板、１１・・・基板バイアス発生回路、１
２・・・第１の基板電位検知回路、１３・・・第１のス
イッチ回路、１４・・・バーンインモード検知回路、１
５・・・基板バイアス制御回路、１６・・・ワード線駆
動回路、１７・・・第２の基板電位検知回路、１８・・
・第２のスイッチ回路、ＴＮ質ＴＮ２−ＮチャネルＭＯ
Ｓトランジスタ。 出願人代理人　　弁理士　鈴江武彦 −１６＝

Claims (1)

  1. 【特許請求の範囲】 一端に行デコード出力信号が入力し、ゲートに所定電位
    が与えらる第１のＭＯＳトランジスタと、この第１のＭ
    ＯＳトランジスタの他端にゲートが接続され、一端にワ
    ード線駆動制御信号が与えられ、他端から出力するワー
    ド線駆動信号がワード線に供給される第２のＭＯＳトラ
    ンジスタとからなるワード線駆動回路を有し、前記ＭＯ
    Ｓトランジスタが形成されている半導体基板にバイアス
    電圧を供給する基板バイアス発生回路を有する半導体記
    憶装置において、 外部から供給されるバーンイン試験モード信号入力を検
    知するバーンインモード検知回路と、このバーンインモ
    ード検知回路のバーンイン試験モード検知出力により前
    記バイアス電圧が浅くなるように基板バイアス発生回路
    を制御する基板バイアス制御回路と を具備することを特徴とする半導体記憶装置。
JP1127524A 1989-05-20 1989-05-20 半導体記憶装置 Expired - Lifetime JPH07105160B2 (ja)

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US07/509,212 US5119337A (en) 1989-05-20 1990-04-16 Semiconductor memory device having burn-in test function
EP90107996A EP0399240B1 (en) 1989-05-20 1990-04-26 Semiconductor memory device
DE69011738T DE69011738T2 (de) 1989-05-20 1990-04-26 Halbleiter-Speichereinrichtung.
KR1019900007079A KR930004177B1 (ko) 1989-05-20 1990-05-17 반도체 기억장치

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EP (1) EP0399240B1 (ja)
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KR (1) KR930004177B1 (ja)
DE (1) DE69011738T2 (ja)

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