KR930004177B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR930004177B1
KR930004177B1 KR1019900007079A KR900007079A KR930004177B1 KR 930004177 B1 KR930004177 B1 KR 930004177B1 KR 1019900007079 A KR1019900007079 A KR 1019900007079A KR 900007079 A KR900007079 A KR 900007079A KR 930004177 B1 KR930004177 B1 KR 930004177B1
Authority
KR
South Korea
Prior art keywords
word line
circuit
substrate
burn
potential
Prior art date
Application number
KR1019900007079A
Other languages
English (en)
Other versions
KR900019039A (ko
Inventor
미츠루 시미즈
슈소 후지이
쇼조 사이토
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP1-127524 priority Critical
Priority to JP89-127524 priority
Priority to JP1127524A priority patent/JPH07105160B2/ja
Application filed by 가부시키가이샤 도시바, 아오이 죠이치, 도시바 마이크로 일렉트로닉스 가부시키가이샤, 다케다이 마사다카 filed Critical 가부시키가이샤 도시바
Publication of KR900019039A publication Critical patent/KR900019039A/ko
Application granted granted Critical
Publication of KR930004177B1 publication Critical patent/KR930004177B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50Marginal testing, e.g. race, voltage or current testing
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by G11C11/00
    • G11C5/14Power supply arrangements, e.g. Power down/chip (de)selection, layout of wiring/power grids, multiple supply levels
    • G11C5/145Applications of charge pumps ; Boosted voltage circuits ; Clamp circuits therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by G11C11/00
    • G11C5/14Power supply arrangements, e.g. Power down/chip (de)selection, layout of wiring/power grids, multiple supply levels
    • G11C5/145Applications of charge pumps ; Boosted voltage circuits ; Clamp circuits therefor
    • G11C5/146Substrate bias generators
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/08Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81Threshold
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 본 발명의 1실시예에 다른 DRAM의 일부를 나타낸 구성설명도.

제2도는 제1도중의 워드선구동회로의 동작을 나타낸 파형도.

제3도는 종래의 DRAM에 있어서 워드선구동회로를 나타낸 회로도.

제4도는 제3도의 워드선구동회로의 동작을 나타낸 파형도.

제5도는 종래의 기판전위제어회로의 일례를 나타낸 블럭도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체기판 11 : 기판바이어스발생회로

12 : 제1기판전위검지회로 13 : 제1스위치회로

14 : 번인모드검지회로 15 : 기판바이어스제어회로

16 : 워드선구동회로 17 : 제2기판전위검지회로

18 : 제2스위치회로 TN1, TN2 : N채널 MOS트랜지스터

[산업상의 이용분야]

본 발명은 반도체기억장치에 관한 것으로, 특히 번인시험(burn-in test)시에 통상동작시보다도 워드선전위를 높이도록 제어하는 회로에 관한 것이다.

[종래의 기술 및 그 문제점]

종래의 반도체기억장치, 예컨대 다이나믹형 랜덤억세스메모리(DRAM)의 워드선구동회로는 제3도에 나타낸 바와 같이 구성되어 있다. 제3도에 있어서 참조부호 TN1 및 TN2는 절연게이트형(MOS형)의 N채널 제1트랜지스터 및 제2트랜지스터이다. 제1트랜지스터(TN1)의 일단에는 행디코더(도시하지 않음)로부터 행디코더출력신호(A)가 입력되고, 그 게이트에는 전원전위(Vcc; 예컨대 5V)가 공급되며, 그 다른단은 제2트랜지스터(TN2)의 게이트에 접속되어 있다. 이 제2트랜지스터(TN2)의 일단에는 워드선구동제어신호(WDRV)가 공급되고, 그 다른단으로부터 출력되는 부트스트랩(Bootstrap)된 워드선구동신호(C)가 워드선(WL)에 공급된다. 이 워드선(WL)에는 다수의 셀트랜지스터(도시하지 않음)의 각 게이트가 접속되어 있다.

지금, 행디코더출력신호(A)가 활성레벨(여기에서는 5V의 Vcc전원레벨)로 되는 경우의 동작을 제4도를 참조해서 설명한다. 이때에는 제1트랜지스터(TN1)가 온되고, 그 다른단쪽[제2트랜지스터(TN2)의 게이트쪽]의 노드(B)의 전위는 Vcc-|Vtn|[Vtn은 제1트랜지스터(TN1)의 게이트임계치전압]로 된다. 이 노드(B)는 제1트랜지스터(TN1)의 커플링에 의해 접합항복(Junction Breakdown)이 생길때까지 그 전위가 계속 상승되는 바, 그 때의 노드(B)의 전위는 VBD-|VBB|로 되고, 이 노드(B)의 전위가 상승함에 따라 워드선구동신호(C)의 전위도 상승하게 된다.

여기서, VBD는 상기 N채널트랜지스터의 소오스·드레인용의 N형 고농도불순물확산영역의 접합항복전압이고, VBB는 상기 N채널 트랜지스터가 형성되어 있는 기판(P형기판 혹은 P웰)의 전압이며, 이 기판에는 기판바이어스발생회로로부터 기판바이어스전압이 공급되고 있다.

또, 워드선구동제어신호(WDRV)가 예컨대 7.5V이고, 접합항복전압(VBD)이 예컨대 12V, 기판전압(VBB)이 예컨대 -3V, 게이트임계치전압(Vtn)이 예컨대 1.5V라면, Vcc전원레벨이 5V일 때 노드(B)의 전위는 거의 9V로 되고, 워드선구동신호(C)는 거의 7.5V로 된다.

그런데, 상기와 같은 워드선구동회로를 갖춘 DRAM의 번인시험에 Vcc전원레벨을 5V로부터 예컨대 7V정도로 상승시켜도 상기 노드(B)의 전위는 통상동작시와 거의 같은 9V 그대로이고, 워드선구동신호(C)도 통상동작시와 거의 같은 7.5V 그대로 이므로 셀트랜지스터에 고레벨의 워드선구동신호를 인가할 수 없었고, 따라서 셀트랜지스터의 스크리닝(screening; 선별작업)을 바르게 행할 수 없었다.

또, 반도체기억장치에 내장되어 있는 기판바이어스발생회로에는 기판바이어스발생회로 자체의 동작에 의해 소비되는 전류를 경감시키기 위한 기판전위제한회로를 구비한 것이 있는데, 그 일례를 제5도에 나타내었다. 이 기판전위제한회로는 기판(60)의 전위를 검지하는 기판전위검지회로(62)와 이 기판전위검지회로(62)의 출력에 기초해서 기판바이어스발생회로(61)의 동작을 온/오프제어하는 스위치회로(63)로 구성되어 있다.

이 기판바이어스제한회로에 의하면, 기판전위가 저하되어 일정치에 달하면 기판전위검지회로(62)가 작동해서 스위치회로(63)가 기판바이어스발생회로(61)의 동작을 정지시키므로 기판전위가 기판전위검지회로(62)의 임계치를 재차 넘을 때까지 기판바이어스발생회로(61) 자체는 전류를 소비하지 않게 된다.

그런데, 종래의 반도체기억장치는 상기한 것처럼 번인시험시에 Vcc전원레벨을 상승시켜도 워드선구동신호의 전위가 통상동작시와 거의 같기 때문에 셀트랜지스터에 고레벨의 워드선구동신호를 인가할 수 없었고, 이로 인해 셀트랜지스터의 스크리닝을 바르게 행할 수 없다는 문제점이 있었다.

[발명의 목적]

본 발명은 상기 문제점을 해결하기 위해 발명된 것으로, 번인시험시 Vcc전원레벨을 상승시킬 때 워드선 구동신호의 전압이 통상동작시 보다 높아져서 셀트랜지스터에 고레벨의 워드선구동신호를 인가할 수 있게 되고, 이로써 셀트랜지스터의 스크리닝을 바르게 행할 수 있도록 된 반도체기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은 일단에 행디코더출력신호가 입력되고 게이트에 소정전위가 공급되는 제1MOS트랜지스터와, 이 제1MOS트랜지스터의 다른단에 게이트가 접속되고 일단에 워드선구동제어신호가 공급되며 다른단으로부터 출력되는 워드선구동신호를 워드선에 공급하는 제2MOS트랜지스터로 이루어진 워드선구동회로를 구비하고, 또한 상기 제1 및 제2MOS트랜지스터가 형성되어 있는 반도체기판에 바이어스전압을 공급하는 기판바이어스발생회로를 구비한 반도체기억장치에 있어서, 외부에서 공급되는 번인시험모드신호의 입력을 검지하는 번인모드검지회로와, 이 번인모드검지회로의 번인시험모드검지출력에 따라 상기 바이어스전압을 낮추도록 기판바이어스발생회로를 제어하는 기판바이어스제어회로를 구비하여 구성돼있다.

[작용]

상기와 같이 구성된 본 발명에 의하면, 행디코더출력신호가 활성화되어 Vcc전원레벨로 되면, 제1트랜지스터가 온되고 그 다른단쪽(제2트랜지스터의 게이트쪽)의 노드(B)의 전위는 Vcc-|Vtn|(Vtn은 제1트랜지스터의 게이트임계치전압)으로 된다. 이 노드(B)의 전위는 제1트랜지스터의 커플링에 의해 점점 상승하여 접합항복이 생길 때까지 상승하는데, 그때의 전위는 접합항복전압-기판바이어스전압으로 된다. 그리고, 이 노드(B)의 전위가 상승함에 따라 워드선구동신호(C)의 전위도 상승된다.

이와 같은 동작이 번인시험시에 행해지는 경우, 번인모드검지회로 및 기판바이어스제어회로가 작용하여 기판바이어스전압이 낮아지도록 제어하므로 노드(B)의 전위가 충분히 상승하여 워드선구동신호(C)의 전압이 통상동작시보다 높아지게 되어, 셀트랜지스터에 고레벨의 워드선구동신호를 인가할 수 있게 되며, 그에 따라 셀트랜지스터의 스크리닝을 바르게 행할 수 있게 된다.

[실시예]

이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.

제1도는 DRAM의 일부를 나타낸 것으로, 참조부호 10은 반도체기판, 11은 기판(10)에 바이어스전압을 공급하는 기판바이어스발생회로, 12는 통상동작시에 설정되어야 할 기판전위를 검지하는 제1기판전위검지회로, 13은 제1기판전위검지회로(12)의 검지출력에 기초해서 기판바이어스발생회로(11)의 동작을 온/오프제어하는 제1스위치회로, 14는 외부에서 공급되는 번인시험모드신호의 입력을 검지하는 번인모드검지회로, 15는 번인모드검지회로(14)의 번인시험모드검지출력에 따라 상기 바이어스전압이 낮추도록 기판바이어스발생회로(11)를 제어하는 기판바이어스제어회로, 16은 기판(10)상에 형성되어 있는 워드선구동회로이다.

워드선구동회로(16)는 제3도를 참조하여 상술한 종래의 워드선구동회로와 동일한 회로구성을 갖는다. 즉, N채널의 제1트랜지스터(TN1)의 일단에는 행디코더(도시하지 않음)로부터 행디코더출력신호(A)가 입력되고, 그 게이트에는 전원전위(Vcc; 예컨대 5V)가 공급되며, 그 다른단은 N채널의 제2트랜지스터(TN2)의 게이트에 접속되어 있다. 이 제2트랜지스터(TN2)의 일단에는 워드선구동제어신호(WDRV)가 공급되고, 그 다른단으로부터 출력되는 부트스트랩된 워드선구동신호(C)는 워드선(WL)에 공급된다. 이 워드선(WL)에는 다수의 셀트랜지스터(도시하지 않음)의 각 게이트가 접속되어 있다.

기판바이어스제어회로(15)는 번인시험에 설정되어야 할 기판전위를 검지하는 제2기판전위검지회로(17)와 번인모드검지회로(14)의 번인시험모드검지출력에 의해 활성상태로 제어되면서 제2기판전위검지회로(17)의 검지출력에 기초해서 기판바이어스발생회로(11)의 동작을 온/오프제어하는 제2스위치회로(18)로 이루어져 있다.

제2기판전위검지회로(17)는 예컨대 도시한 바와 같이 구성되어 있다. 즉, 전원전위(Vcc)노드와 기판(10)간에 게이트가 직렬로 접지전위(Vss)노드에 접속되어 있는 제1P채널트랜지스터(P1)와 게이트가 전원전원(Vcc)노드에 접속되어 있는 제1N채널트랜지스터(N1) 및 게이트·드레인이 서로 접속되어 있는 제2P채널트랜저스터(P2)가 직렬로 접속되고, 전원전위(Vcc)노드와 접지전위(Vss)노드간에 직렬로 제3P채널트랜지스터(P3)와 게이트가 접지전위(Vss)노드에 접속되어 있는 제4P채널트랜지스터(P4) 및 제2N채널트랜지스터(N2)가 직렬로 접속되며, 제1N채널트랜지스터(N1)의 드레인이 제3P채널트랜지스터(P3) 및 제2N채널트랜지스터(N2)의 각 게이트에 접속되어 있다. 제3P채널트랜지스터(P3)와 제4P채널트랜지스터(P4) 및 제2N채널트랜지스터(N2)는 인버터(INV)를 구성하고 있다.

제1P채널트랜지스터(P1) 및 제1N채널트랜지스터(N1)는 관통전류의 제어 및 기판전위를 정하기 위한 비율동작(Ratio Operation)을 행한다. 또 제2N채널트랜지스터(N2)와 제3P채널트랜지스터(P3) 및 제4P채널트랜지스터(P4)의 크기비를 크게 해 놓고, 제3P채널트랜지스터(P2) 및 제2N채널트랜지스터(N2)의 게이트전위가 제2N채널트랜지스터(N2)의 임계치전압(Vtn)을 조금 넘으면, 출력점[D; N채널트랜지스터(N2)의 드레인]의 전위가 즉시 저레벨로 되도록 설정해 놓는다.

제2스위치회로(18)는 번인모드검지회로(14)의 번인시험모드검지출력에 의해 활성상태로 제어되고 있는 중에 제2기판전위검지회로(17)의 출력점(D)의 검지출력이 저레벨이면 기판바이어스발생회로(11)의 동작을 온시키고, 제2기판전위검지회로(17)의 검지출력이 고레벨이면 기판바이어스발생회로(11)의 동작을 오프시키도록 구성되어 있다.

여기서, 번인시험시의 기판바이어스제어회로(15)의 동작을 설명한다. 기판전위가 번인시험시에 설정되어야 할 기판전위보다 낮을 때에는 제2기판전위검지회로(17)의 출력점(D)이 고레벨로 되어 제2스위치회로(18)가 기판바이어스발생회로(11)의 동작을 오프시킨다. 접합누설등에 의해 기판전위가 천천히 높아져서 번인시험시에 설정되어야 할 기판전위보다 높아지면, 제2기판전위검지회로(17)가 작동해서 그 출력점(D)이 저레벨로 되어, 제2스위치회로(18)가 기판바이어스발생회로(11)의 동작을 온시킨다.

다음으로, 제1도의 회로에 있어서, 행디코더출력신호(A)가 활성레벨(여기서는 5V의 Vcc전원레벨)로 되는 경우의 동작을 제2도를 참조해서 설명한다.

행디코더출력신호(A)가 Vcc전원레벨로 되면, 제1트랜지스터(TN1)가 온되고, 그 다른단쪽[제2트랜지스터(TN2)의 게이트쪽)의 노드(B)의 전위는 Vcc-|Vtn|(Vtn은 제1트랜지스터(TN1)의 게이트임계치전압]으로 된다. 이 노드(B)는 제1트랜지스터(TN1)의 커플링에 의해 그 전위가 접합항복이 생길때까지 상승되는데, 그때의 노드(B)의 전위는 VBD-|VBB|로 되고, 이 노드(B)의 전위가 상승됨에 따라 워드선 구동신호(C)의 전위도 상승된다. 여기서, 참조부호 VBD는 상기 N채널트랜지스터의 소오스·드레인용의 N형 고농도불순물확산영역의 접합항복전압이고, VBB는 상기 N채널트랜지스터가 형성되어 있는 기판(10; P형기판 혹은 P웰)의 전압이다.

이러한 동작이 번인시험시에 행해지는 경우, 번인모드검지회로(14) 및 기판바이어스제어회로(15)의 작용에 의해 기판바이어스전압이 낮아지도록 제어되므로 노드(B)의 전위가 충분히 상승되어 워드선구동신호(C)의 전압이 통상동작시보다 높아지게 된다.

즉, 워드선구동제어신호(WDRV)가 예컨대 7.5V이고, 접합항복전압(VBD)이 예컨대 12V, 통상동작시(Vcc전원레벨이 5V)의 기판전압(VBB)이 예컨대 -3V, 번인시험시(Vcc전원레벨이 예컨대 7V)의 기판전압(VBB)이 예컨대 0V, 게이트임계치전압(Vtn)이 예컨대 1.5V라면, 통상동작시에는 노드(B)의 전위가 거의 9V로 되고 워드선구동신호(C)는 거의 7.5V로 된다. 이에 대해, 번인시험시에는 노드(B)의 전위가 거의 12V로 되며 워드선구동신호(C)는 거의 11.5V로 상승한다.

또, 상기 실시예에 있어서, 번인모드검지회로(14)는 번인모드지정전용의 외부단자에서 번인시험모드신호입력이 공급되는 경우를 검지할 뿐 아니라 임의의 외부신호단자의 입력을 3치제어(三値制御)해서 번인시험모드신호입력이 공급되는 경우를 검지하는등, 각종의 구성이 가능하다. 또, 기판바이어스제어회로(15)는 상기 실시예의 구성에 한정되지는 않는 바, 번인모드검지회로(14)의 번인시험모드검지출력에 의해 기판바이어스전압을 낮추도록 기판바이어스발생회로(11)를 제어하는 구성이면 어느 것이라도 좋다.

[발명의 효과]

상술한 바와 같은 본 발명의 반도체기억장치에 의하면, 번인시험시 Vcc전원레벨을 상승시킬 때 워드선구동신호의 전압을 통상동작시보다 높일 수 있으므로, 셀트랜지스터에 고레벨의 워드선구동신호를 인가할 수 있게 되어 셀트랜지스터의 스크리닝을 바르게 행할 수 있게 된다.

Claims (1)

  1. 일단에 행디코더출력신호(A)가 입력되고, 게이트에 소정전위(Vcc)가 공급되는 제1MOS트랜지스터(TN1)와, 이 제1MOS트랜지스터(TN1)의 다른단에 게이트가 접속되고 일단에 워드선구동제어신호(WDRV)가 공급되며 다른단으로부터 출력되는 워드선구동신호(C)를 워드선(WL)에 공급하는 제2MOS트랜지스터(TN2)로 이루어진 워드선구동회로(16)를 구비하고, 또한 상기 제1 및 제2MOS트랜지스터(TN1, TN2)가 형성되어 있는 반도체기판(10)에 바이어스전압을 공급하는 기판바이어스발생회로(11)를 구비한 반도체기억장치에 있어서, 외부에서 공급되는 번인시험모드신호입력을 검지하는 번인모드검지회로(14)와, 이 번인모드검지회로(14)의 번인시험모드검지출력에 따라 상기 바이어스전압을 낮추도록 기판바이어스발생회로(11)를 제어하는 기판바이어스제어회로(15)를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
KR1019900007079A 1989-05-20 1990-05-17 반도체 기억장치 KR930004177B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP1-127524 1989-05-20
JP89-127524 1989-05-20
JP1127524A JPH07105160B2 (ja) 1989-05-20 1989-05-20 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR900019039A KR900019039A (ko) 1990-12-22
KR930004177B1 true KR930004177B1 (ko) 1993-05-21

Family

ID=14962149

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900007079A KR930004177B1 (ko) 1989-05-20 1990-05-17 반도체 기억장치

Country Status (5)

Country Link
US (1) US5119337A (ko)
EP (1) EP0399240B1 (ko)
JP (1) JPH07105160B2 (ko)
KR (1) KR930004177B1 (ko)
DE (1) DE69011738T2 (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5063304B1 (ko) * 1990-04-27 1993-02-23 Iyengar Narasimhan
JP3158420B2 (ja) * 1990-08-30 2001-04-23 日本電気株式会社 温度検出回路および温度検出回路を備えた半導体装置
JP3050326B2 (ja) * 1990-11-30 2000-06-12 日本電気株式会社 半導体集積回路
JP3084759B2 (ja) * 1991-01-29 2000-09-04 日本電気株式会社 ダイナミックランダムアクセスメモリ装置
US5315598A (en) * 1991-04-04 1994-05-24 Texas Instruments Incorporated Method to reduce burn-in time and inducing infant failure
KR940004408B1 (ko) * 1991-08-23 1994-05-25 삼성전자 주식회사 반도체 메모리 장치의 자동 스트레스 모드 테스트장치
US5457695A (en) * 1992-02-27 1995-10-10 Texas Instruments Incorporated Method and system for screening logic circuits
US5212442A (en) * 1992-03-20 1993-05-18 Micron Technology, Inc. Forced substrate test mode for packaged integrated circuits
US5353254A (en) * 1992-05-21 1994-10-04 Texas Instruments Incorporated Semiconductor memory device having burn-in test circuit
JP3147991B2 (ja) * 1992-05-25 2001-03-19 株式会社東芝 半導体記憶装置
JP2848117B2 (ja) * 1992-05-27 1999-01-20 日本電気株式会社 半導体記憶回路
JPH0620471A (ja) * 1992-06-30 1994-01-28 Hitachi Ltd ダイナミック型ram
JPH0628853A (ja) * 1992-07-08 1994-02-04 Mitsubishi Electric Corp 半導体記憶装置の基板電圧発生回路
KR950003014B1 (ko) * 1992-07-31 1995-03-29 삼성전자 주식회사 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법
JP2977385B2 (ja) * 1992-08-31 1999-11-15 東芝マイクロエレクトロニクス株式会社 ダイナミックメモリ装置
KR960005387Y1 (ko) * 1992-09-24 1996-06-28 문정환 반도체 메모리의 번 인 테스트(Burn-In Test) 장치
JP3016998B2 (ja) * 1993-09-24 2000-03-06 日本電気株式会社 半導体記憶装置
KR0122100B1 (ko) * 1994-03-10 1997-11-26 김광호 스트레스회로를 가지는 반도체집적회로 및 그 스트레스전압공급방법
JP2822881B2 (ja) * 1994-03-30 1998-11-11 日本電気株式会社 半導体集積回路装置
US5497348A (en) * 1994-05-31 1996-03-05 Texas Instruments Incorporated Burn-in detection circuit
US5619459A (en) * 1995-05-31 1997-04-08 Micron Technology, Inc. On-chip mobile ion contamination test circuit
JP3629308B2 (ja) * 1995-08-29 2005-03-16 株式会社ルネサステクノロジ 半導体装置およびその試験方法
US5905682A (en) * 1997-08-22 1999-05-18 Micron Technology, Inc. Method and apparatus for biasing the substrate of an integrated circuit to an externally adjustable voltage
US6134144A (en) * 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
US5949726A (en) * 1998-07-22 1999-09-07 Vanguard International Semiconductor Corporation Bias scheme to reduce burn-in test time for semiconductor memory while preventing junction breakdown
US6563367B1 (en) * 2000-08-16 2003-05-13 Altera Corporation Interconnection switch structures
US6661253B1 (en) 2000-08-16 2003-12-09 Altera Corporation Passgate structures for use in low-voltage applications
JP3866111B2 (ja) * 2002-01-18 2007-01-10 株式会社ルネサステクノロジ 半導体集積回路及びバーンイン方法
US7248988B2 (en) * 2004-03-01 2007-07-24 Transmeta Corporation System and method for reducing temperature variation during burn in
US6897671B1 (en) * 2004-03-01 2005-05-24 Transmeta Corporation System and method for reducing heat dissipation during burn-in
US6900650B1 (en) 2004-03-01 2005-05-31 Transmeta Corporation System and method for controlling temperature during burn-in
JP4789917B2 (ja) * 2004-03-01 2011-10-12 インテレクチュアル ベンチャー ファンディング エルエルシー バーンイン中に温度を調節するためのシステムおよび方法
US7292065B2 (en) * 2004-08-03 2007-11-06 Altera Corporation Enhanced passgate structures for reducing leakage current
US7800143B2 (en) * 2006-07-13 2010-09-21 Globalfoundries Inc. Dynamic random access memory with an amplified capacitor
US7679955B2 (en) * 2006-08-02 2010-03-16 Advanced Micro Devices, Inc. Semiconductor switching device
JP5135608B2 (ja) * 2007-12-27 2013-02-06 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5187852B2 (ja) * 2009-03-30 2013-04-24 国立大学法人神戸大学 不良メモリセルの予知診断アーキテクチャーと予知診断方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5644572B2 (ko) * 1979-06-05 1981-10-20
JPS598913B2 (ko) * 1980-04-01 1984-02-28 Fujitsu Ltd
US4527254A (en) * 1982-11-15 1985-07-02 International Business Machines Corporation Dynamic random access memory having separated VDD pads for improved burn-in
JPS59107493A (en) * 1982-12-09 1984-06-21 Ricoh Co Ltd Eprom memory device with test circuit
US4730279A (en) * 1985-03-30 1988-03-08 Kabushiki Kaisha Toshiba Static semiconductor memory device
JPS62114200A (en) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp Semiconductor memory device
JPS62136919A (en) * 1985-12-10 1987-06-19 Mitsubishi Electric Corp Driver circuit
JPS62170094A (en) * 1986-01-21 1987-07-27 Mitsubishi Electric Corp Semiconductor storage circuit
JPH0530000B2 (ko) * 1986-03-31 1993-05-06 Tokyo Shibaura Electric Co
JPS62250593A (en) * 1986-04-23 1987-10-31 Hitachi Ltd Dynamic ram
US4819212A (en) * 1986-05-31 1989-04-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with readout test circuitry
JPS6334796A (en) * 1986-07-28 1988-02-15 Oki Electric Ind Co Ltd Semiconductor storage device
US4751679A (en) * 1986-12-22 1988-06-14 Motorola, Inc. Gate stress test of a MOS memory

Also Published As

Publication number Publication date
KR900019039A (ko) 1990-12-22
DE69011738D1 (de) 1994-09-29
EP0399240A3 (en) 1991-07-03
JPH02306493A (en) 1990-12-19
EP0399240A2 (en) 1990-11-28
JPH07105160B2 (ja) 1995-11-13
DE69011738T2 (de) 1995-02-02
US5119337A (en) 1992-06-02
EP0399240B1 (en) 1994-08-24

Similar Documents

Publication Publication Date Title
US5377156A (en) Semiconductor device incorporating main and stand-by boosted internal power supply for compensating for deviation on operating condition and fabrication process conditions
KR930000854B1 (ko) 반도체메모리셀 및 반도체메모리
KR960002826B1 (ko) 챠지펌핑효율이 개선된 챠지펌프회로
US7928759B2 (en) Low power consumption MIS semiconductor device
USRE34797E (en) Semiconductor memory device having a back-bias voltage generator
KR970010642B1 (ko) 반도체 장치
KR0166402B1 (ko) 반도체 집적회로
US5189316A (en) Stepdown voltage generator having active mode and standby mode
US5297104A (en) Word line drive circuit of semiconductor memory device
US5757702A (en) Data holding circuit
KR960001294B1 (ko) 반도체지연회로
US6097665A (en) Dynamic semiconductor memory device having excellent charge retention characteristics
KR100231602B1 (ko) 복합 모드형 기판전압 발생회로
US7161387B2 (en) Semiconductor device and level conversion circuit
US6639427B2 (en) High-voltage switching device and application to a non-volatile memory
US6826074B2 (en) Semiconductor memory device
KR960009394B1 (ko) 동적 임의 접근 메모리용 전원 회로
US5202855A (en) DRAM with a controlled boosted voltage level shifting driver
KR100558549B1 (ko) 외부 전원전압 제어기능을 갖는 반도체 장치 및 그에 따른제어방법
US6489796B2 (en) Semiconductor device provided with boost circuit consuming less current
US6256239B1 (en) Redundant decision circuit for semiconductor memory device
US6778460B1 (en) Semiconductor memory device and method for generation of core voltage
US4096584A (en) Low power/high speed static ram
US5566120A (en) Apparatus and method for controlling transistor current leakage
KR100543659B1 (ko) 내부전압 생성용 액티브 드라이버

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090429

Year of fee payment: 17

EXPY Expiration of term