JPS62229600A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPS62229600A
JPS62229600A JP61071139A JP7113986A JPS62229600A JP S62229600 A JPS62229600 A JP S62229600A JP 61071139 A JP61071139 A JP 61071139A JP 7113986 A JP7113986 A JP 7113986A JP S62229600 A JPS62229600 A JP S62229600A
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渥美　滋
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田中　寿実夫
Shinji Saito
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルとして不揮発性トランジスタを使
用し、特にメモリチップが紫外線を透過しない樹脂材料
で封止され、一度のみデータの書込みが可能にされた不
揮発性半導体記憶装置に関する。
（従来の技術） 紫外線によりデータの消去が行なえ、データの再書込み
が可能な読み出し専用メモリはＥＰＲＯＭとして良く知
られている。第７図はこのようなＥＰＲＯＭでメモリセ
ルとして使用される不揮発性トランジスタの概略的な構
造を示す断面図である。このトランジスタは例えばＮチ
ャネルの場合であり、ｐ型の半導体基板６１の表面には
ｎ＋型拡散領域からなるソース６２及びドレイン６３が
設けられている。そしてこのソース６２とドレイン６３
間のチャネル領域６４上には絶縁１１６５を介してフロ
ーティングゲート（浮遊ゲート）６６が設けられ、さら
にこのフローティングゲート６６上には絶縁膜６７を介
してコントロールゲート（制御ゲート）６８が設けられ
ている。
このような構造のメモリセルでデータの書込みを行なう
場合には、ドレイン６３及びコントロールゲート６８に
高電位を印加する。なお、ソースＧ２はアース電位に固
定しておく。高電位が印加されると、チャネル領域６４
のドレイン近傍に島電界が加えられてチャネルホットエ
レクトロンが発生する。
このエレクトロンはコントロールゲート６８に印加され
た高電位による電界によりフローティングゲート６６に
注入され、これによりデータの自込みが行われる。
エレクトロンが注入された結果、フローテイングゲ−１
・６６のポテンシャルが低下し、書込みを行なう前に比
べてコントロールゲートＧ８により高い電位を印加しな
いとチャネル領域６４に導電チャネル形成されなくなる
。すなわち、コントロールゲート６８からみたメモリセ
ルの閾＠電圧Ｖｔｈ（以下、■ｔｈｃｅｌ！と称する）
が上昇する。データの読み出し時、選択されたメモリセ
ルのコントロールゲート６８には電源電位Ｖｃｃが印加
されるが、データが書込まれているメモリセルではｖｔ
ｈｃｅｌｌが上昇しているので、このセルは非導通状態
、あるいは導通していてもセル電流がわずかしか流れな
い状態となる。
ところで、このようなメモリセルのデータ書込み母Δｖ
ｔｈｃａｌｌは言込み時間Ｔｐｗに依存する。すなわち
、第８図の特性図に示すように、書込み時間（Ｑ　ｏ　
ａ　ｔ　ＤＷ＞が長くなる程、書込み量（ΔＶ　ｔｈｃ
ｅｌ　Ｉ　）も増加する。ＥＰＲＯＭにおけるデータの
プログラムは、通常、インテリジェントプログラム方式
により行われている。この方式は、ある長さのプログラ
ムパルスを与えて書込みを行ない、その後、データ読み
出しを行なってデータの書込みが行われているかを判断
（ベリファイ）し、選択セルにデータが書込まれている
のが確認されてから後、さらにプログラムパルスを追加
して追加書込みを行なうものである。この追加書込みに
より書込み場をさらに増加させてセルのデータ８込み状
態を安定させている。
他方、このようなＥＦＲＯＭの特性の一つにアドレスア
クセスタイムがある。このアドレスアクセスタイムとは
、予めデータの書込みが行われたセルをアドレス指定し
てデータの読み出しを行なう際に、アドレス入力が切替
わり出力データが゛１°゛レベルまたは゛０″レベルに
確定するまでの時間をいう。そしてこのような時間を測
定するには、通常、チェッカーパターンが用いられる。
これはセルアレイにおいて隣接するメモリセルが記憶し
ているデータを互いに異ならせるようにしたものである
。すなわち、記憶データが“１′°レベルのセルの行方
向及び列方向で隣に位置しているセルには必ず“″０′
ルベルのデータを書込み、１１０　ＩＩレベルのセルの
隣に位置しているセルには必ず“１″レベルのデータを
書込んだ後にアドレスアクセスタイムの測定を行なう。
これ以降の説明では、選択されたメモリセルが導通状態
となるときにはその記憶データが゛１パレベル、逆に非
導通状態となるときにはその記憶データが°“０″レベ
ルであると仮定する。上記したように、アクセスタイム
はアドレス入力が切替わり、出力データが゛１″レベル
または゛′０″レベルに確定するまでの時間をいうので
あるが、出力データが“′１″レベルから“Ｏ゛ルベル
るいは゛０″レベルから“″１″レベルに切替わるとき
、すなわち選択セルが導通状態から非導通状態あるいは
非導通状態から導通状態に切替わるときが最も遅くなる
。
また、ＥＰＲＯＭチップは、通常、ガラス窓がついたセ
ラミック製のサーディツプ型パッケージ内に封入されて
いる。そして、メモリセルに対するデータ書込みについ
は、書込み回路を内蔵させ、外部からＮ源端子に書込み
用の高電位■ｐｐを印加することにより行われる。他方
、データの消去は上記ガラス窓から紫外線を照射するこ
とにより行われる。従って、このようなＥＰＲＯＭでは
データの１込み及び消去が何度でも行なえる。そして上
記のようなアドレスアクセスタイムの測定は、ＥＰＲＯ
Ｍチップをパッケージ内に封入した後、メモリセルに上
記のようなチェッカーパターンを記憶させ、この後、“
１″レベル、“ＯＩ＋レベルのデータを交互に読み出す
ことにより全ての行方向及び列方向のアクセスタイムの
測定を行なっている。
ところで、最近の不揮発性メモリではワンタイムＰＲＯ
Ｍ　（以下、ＯＴＰと称する）の需要が拡大しつつある
。ＯＴＰとは、従来のＥ　Ｐ　ＲＯＭチップをガラス窓
がついていないプラスチック製のパッケージ内に封入し
たものであり、ＥＰＲＯＭに比べ安価なパッケージを使
用しているので、パッケージの分だけコストを安くする
ことができるという特長を持つ。しかし、サーディツプ
型パッケージとは異なり、紫外線を照射するためのガラ
ス窓がないために、一度データを書込んだならば二度と
消去できなくなる。従来のＥＰＲＯＭの用途のうち、一
度しかデータの書込みを行なわない使い方は約８割もあ
る。この場合、消去の樫能は不必要となるため、より安
価なプラスチックパッケージに封入したものでも十分、
用途を果たすことができる。そして将来的にはこのよう
な用途には主としてＯＴＰが使用されるようになると思
われる。
しかしながら、ＯＴＰにも一つの問題がある。
それは製品の試験が十分に行なえなくなることである。
つまり、一度書込んだデータの消去ができないため、チ
ェッカーパターンのようなテストパターンを店込むこと
ができず、アクセスタイムの測定を行なうことができな
い。このため、従来ではチップをパッケージに封入した
後では不良品の選別ができないという欠点がある。
（発明が解決しようとする問題点） このように一度しかデータの書込みが行なえない従来の
不揮発性半導体記憶装置では、アクセスタイムの測定が
行なえないために不良品の選別ができないという問題が
ある。
そこでこの発明では、データの書込みが一度しか行なえ
なくとも、アクセスタイムを測定することができ、従っ
て不良品の選別を行なうことができる不揮発性半導体記
憶装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体記憶装置は、複数のワード線
と、複数のビット線と、上記ワード線とピッｌ−線が交
差する位置に配置される不揮発性トランジスタからなる
メモリセルと、外部から入力されるアドレス信号に基づ
き上記ワード線を選択駆動する第１の選択手段と、外部
から入力されるアドレス信号に基づき上記ビット線を選
択する第２の選択手段と、第１の外部端子に入力される
信号に基づいてテス１へモードを設定するテストモード
設定手段と、上記手段によるテストモードの設定時に第
２の外部端子に入力される信号が第１の電位にされてい
るときには上記第１の選択手段による全てのワード線の
選択動作を禁止し、この信号が第２の電位にされたとき
にそのときの入力アドレスに対応した上記ワード線の駆
動を開始するように上記第１の選択手段を制御する制御
手段とから構成されている。
（作用） メモリセルのアクセスタイムは各セルをアドレス指定し
てデータの読み出しを行ない、その最悪の値をもってア
クセスタイムとしている。そしてメモリセルの特性がア
クセスタイムを決定するといっていい。メモリセルの特
性は１″読みの特性と１１０　ＩＩ　Ｐみの特性とに分
けて考えられる。ここで、“１“読みの特性とは、書込
みを行なわないセルが導通状態にされたときのセル電流
のことであり、セル電流が多い程アクセスタイムは速く
なる。また、プロセスのばらつきにより電流が少ないセ
ルがあると、そのセルをアドレス指定したときのアクセ
スタイムが最悪となる。他方の゛′０パ読みの特性は、
メモリセルの書込み状態、すなわちメモリセルの閾値電
圧Ｖｔｈｃｅｌｌのシフト量△Ｖｔｈｅａｌｌに大きく
依存する。ΔＶｔｈｅａｌｌが十分に大きくないと、選
択された゛Ｏパ状態のメモリセルが非導通とならずに電
流が流れ、最悪の場合には記憶データを゛０″状態と判
断できなくなる。
また、それ程ではなくても、Ｏ”読みのアクセスタイム
の劣化は避けられない。
ところで　ＩＩ　Ｑ　＋１状態のセルは、上述したよう
に書込み時間が長い程、Ｖｔｈｃｅｌｌも上がり、安定
した゛Ｏ′°状態となる。そして前記のようなインテリ
ジェントプログラム方式を用いれば、ＩＩ　Ｏ１１状態
と判断されるＶｔｈｃｅｌｌよりも十分に高い＠値電圧
が保障される訳であるから、直流的に不安定な、あるい
はアクセスタイムを劣化するような”　ｏ　”状態のセ
ルは存在しないと考えても良い。
従って、アクセスタイムの測定が必要なセルは、選択時
に導通状態になるセル、すなわち゛１″状態のセルのみ
である。そこで不良品の選別を行なうにはこのようなセ
ルのアクセスタイムが測定できればよいことになる。
そこでこの発明の不揮発性半導体記憶装置では、“１′
°状態のセルのアクセスタイムを測定するため、テスト
モード設定手段により第１の外部端子に入力される信号
に基づいてテストモードを設定し、この手段によるテス
トモードの設定時に第２の外部端子に入力される信号が
第１の電位にされているときには第１の選択手段による
全てのワード線の選択動作を禁止し、この信号が第２の
電位にされたときにそのときの入力アドレスに対応した
ワード線の駆動を開始するように制御手段で第１の選択
手段を制御するようにしている。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る不揮発性半導体記憶装置の構成
を示すブロック図である。図において、Ｗ　Ｌ　１ない
しＷＬｎはワード線、ＢＬｌないしＢＬｍはビット線、
１０はメモリセルアレイである。上記各ワード線ＷＬと
各ビットＪＩｉ！８ｍとの交差点にはそれぞれ、前記第
７図に示すような構造の不揮発性トランジスタからなる
メモリセルＭが設けられている。これら各メモリセルＭ
のコントロールゲートは対応するワード線ＷＬに、ドレ
インは対応するビット線ＢＬにそれぞれ接続されており
、ソースはアース電位ＶＳＳに接続されている。
１１は行デコーダであり、この行デコーダ１１は行アド
レスバッファ１２からの出力信号に応じていずれか一つ
のワード線ＷＬを選択的に駆動する。この行デコーダ１
１の動作はコン１〜ロール回路１３からの出力信号ＯＴ
Ｐによって制御される。
上記行アドレスバッフ１１２は、外部から入力される行
アドレス信号に基づき、これらの信号と同相及び逆相の
行アドレス信号をそれぞれ形成して上記行デコーダ１１
に供給する。
上記コントロール回路１３にはチップイネーブル端子１
４に入力されるチップイネーブル信号ＣＥ及びアウトプ
ットイネーブル端子１５に入力されるアラ１〜プツトイ
ネーブル信＠ＯＥが供給される。チップイネーブル信号
ＧＥはこの記ｍ装置全体の動作を可能ならしめるために
使用される制御信号であり、他方のアウトプットイネー
ブル信号ＯＥは上記メモリセルＭからの読み出しデータ
を記憶装置の外部に出力ならしめるために使用される制
御２Ｉｌ信号である。このコントロール回路１３は、上
記チップイネーブル信号ＣＥのレベルが通常の“１゛。
レベル（Ｎ源電位ｖＣＣ）もしくは゛０″レベル（アー
ス電位ｙｓｓ）にされている場合には通常動作モードを
設定し、信ＱＣＥが通常のＶＣＣよりも高電位であるＶ
ｐｐレベルにされている場合にはデス１〜モードを設定
する。さらにコントロール回路１３は、上記信号ＣＥに
よりテストモードが設定されている際に、アウトプット
イネーブル信号ＯＥのレベルに応じて信号ＯＴＰのレベ
ルを設定する。
１６はそれぞれの一端が上記各ビット線ＢＬに接続され
、他端がノード１７に共通に接続されているビット線選
択用トランジスタである。
１８は列デコーダであり、この列デコーダ１８は列アド
レスバッファ１９からの出力信号に応じていずれか一つ
のビット線選択用トランジスタ１６のゲートを選択的に
駆動する。
上記列アドレスバッファ１９は、外部から入力される列
アドレス信号に基づき、これらの信号と同相及び逆相の
列アドレス信号をそれぞれ形成して上記列デコーダ１８
に供給する。
２０は上記ノードの電位を増幅して前記メモリセルＭの
記憶データを検出するセンスアンプである。
２１はこのセンスアンプ２０で検出されたデータを記憶
装置の外部にＤｏｕｔとして出力する出カバソファであ
り、この出力バッファ２１のデータ出力動作は前記アウ
トプットイネーブル信号ＯＥに基づいて行われる。なお
、図示しないが、上記チップイネーブル信号ＣＥにより
センスアンプ２０などの動作が制御され、非選択時の電
流消費邑が低減化されるようになっている。また、図示
しないが、上記ノード１７にはデータ読み出し時に使用
される負荷回路が接続されている。
第２図は上記コントロール回路１３の具体的な構成を示
す回路図である。
図において、前記チップイネーブル端子１４とアース電
位ｖＳＳとの間には、２個のＰチャネルＭＯＳトランジ
スタ４１．４２及び１個のＮチャネルＭｏＳトランジス
タ４３が直列接続されている。そしてトランジスタ４１
のゲートはこのトランジスタ４１と上記トランジスタ４
２の直列接続点に接続され、トランジスタ４２と４３の
ゲートにはＭ源電位ＶＣＣが供給されている。またトラ
ンジスタ４２と４３の直列接続点にはインバータ４４の
入力端子が接続されており、このインバータ４４の出力
信号が通常動作モード及びテストモードを区別するため
のモード信号ＭＯＤにされている。またこのモード信号
ＭＯＤはオアゲート４５に供給される。このオアゲ−１
−４５には前記アウトプットイネーブル端子１５に入力
されるアウトプットイネーブル信号ＯＥが供給される。
そしてこのオアゲート４５から前記信号ＯＴＰが出力さ
れる。
第３図は上記行デコーダ１１の１ビット分の具体的な構
成を構成を示す回路図である。この行デコーダは、前記
行アドレスバッファ１２から出力される複数ビットの行
アドレス信号及び上記信号ＯＴＰが入力されるナントゲ
ート５１と、このナントゲート５１の出力信号を反転す
るインバータ５２とから構成されている。
次に上記のような構成の装置の動作を説明する。
まず、データ書込み後の通常動作モードのときのデータ
読み出しは第４図のタイミングチャートのようにして行
われるｂすなわち、入力アドレスＡ　ｄ（Ｉｒｅが変化
した後、チップイネーブル信号ＣＥが゛１′ルベルから
″“０″レベルに変化してアクティブにされると、この
後、入力アドレスに対応したメモリセルＭから記憶デー
タが読み出され、センスアンプ２０で検出される。さら
にこの後、アウトプットイネーブル信号ＯＥが°“１″
レベルから゛０゛レベルに変化してアクティブにされる
と、この後、出力バッフ７２１が動作し、図中斜線で示
した無効データ期間の経過後にデータＤｏｕｔが出力さ
れる。
他方、前記アドレスアクセスタイムの測定を行なうため
のテストモードのときのデータ読み出しは第５図のタイ
ミングチャートのようにして行われる。なお、このテス
トモードのときのデータ読み出しは、データがプログラ
ムされる前に行われる。
すなわち、まず、ある入力アドレスＡ　ｄｄｒｅが入力
され、この後、チップイネーブル信号ＣＥが１”レベル
、ｔｔ　Ｏｎレベル（図中、破線を施した部分）以上の
高電位にされる。このときアウトプットイネーブル信号
ＯＥは゛°０パレベルにされている。このとき、入力ア
ドレスに対応したワード線ＷＬは駆動されない。他方、
特定のビット線ＢＬがピッ１ル線選択用トランジスタ１
６を介して電源電位により充電される。このため、実質
上゛０′′状態のデータ読み出し状態にされ、１１０　
Ｉ＋状態のデータが□ｏｕｔとして出力される。次にア
ウトプットイネーブル信号ＯＥが゛１″レベルに変化さ
れる。このとき、上記入力アドレスに対応したワード線
ＷＬの駆動が開始される。ここで選択されるメモリセル
Ｍはデータの書込みが行われておらず閾値°電圧が元の
低い状態にされている。このため、実質上１１１　ＩＴ
状態のデータ読み出し動作が行われ、ｌｌ　Ｉ　ＩＩレ
ベルのデータＤｏｕｔが出力される。
そしてこのときのアクセスタイムｔ　ａｃｃは、アウト
プットイネーブル信＠ＯＥが゛１パレベルに変化した後
から“１″レベルのデータ□ｏｕｔが出力されるまでの
時間として測定される。この後、アウトプットイネーブ
ル信＠ＯＥが再び″゛０″０″レベルた後に入力アドレ
スＡ　ｄｄｒｅが切替えられ、°゛○°°読み及び“１
″読みが行われる。
次に詳細な動作を説明する。
まず、第２図の回路において、端子１４の信号ＣＥの電
位がＶｃｃ＋２Ｖｔｈｌ）　　（たタシ、ｖｔｈｐハＰ
チャネルＭＯＳトランジスタの閾値電圧）以上にされて
いる場合、ＰチャネルＭＯＳトランジスタ４２が導通し
てインバータ４４の入力端子の電位がｙｓｓ以上となり
、インバータ４４から出力される信号ＭＯＤが゛○″レ
ベルになる。このとき、テストモードが設定される。そ
してこの信号ＭＯＤが１１０　Ｔルーベルにされている
テストモードのとき、端子１５の信＠ＯＥが゛Ｏ゛ルベ
ルにされている場合、信号ＯＴＰも゛０″レベルにされ
る。このとき、行デコーダ１１の動作が禁止され、入力
アドレス信号Ａ　ｄｄｒｅにかかわらず全てのワード線
ＷＬが“０″レベルにされる。他方、ビットＩ！８ｍに
ついてはそのときの入力アドレス信号Ａ　ｄｄｒｆ１＋
に対応したものがビット線選択用１−ランジスタ１６に
より選択されており、このビットｌ！ＢＬは図示しない
負荷回路により電源電位に充電されている。このため、
このビット線ＢＬは、非導通状態となっているメモリセ
ルＭが選択され、このセルからの記憶データが読み出さ
れた状態と等価な状態にされる。このとき、センスアン
プ２０は“０″レベルのデータを検出し、この検出デー
タが出力バッファ２１から出力される。
次に信号ＯＥが″゛１゛１゛ルベルる。するとこの後、
信号ＯＴＰも“１″レベルになる。このとき、行デコー
ダ１１の禁止状態が解除され、入力アドレス信号Ａ　ｄ
ｄｒｅに対応したデコード信号が“１″レベルにされ、
これに対応したワード線ＷＬが“１パレベルに駆動され
る。他方、ビット線ＢＬについてはそのときの入力アド
レス信号Ａｄｄｒｅに対応したものがビット線選択用ト
ランジスタ１６により選択されており、このときも図示
しない負荷回路によりＮ源電位に充電されている。
ワード線ＷＬが゛１″レベルに駆動されることにより、
そこに接続されている全てのメモリセルＭが導通し、予
めＮ源電位に充電されているビット線ＢＬはこのメモリ
セルＭを介して放電される。
従って、ヒツト線ＢＬの電位は低下する。この電位低下
がセンスアンプ２０によって検出されることにより゛１
パレベルのデータが出力バッファ２１から出力される。
以下、アドレスＡｄｄｒｅを変え、同様な動作を各メモ
リセルＭについて繰り返し行なうことにより、チェッカ
ーパターンを読み出す場合と同様のデータ読み出しが行
われる。
ここで、通常の記憶装置における“１′′読みのアドレ
スアクセスタイムｔ　ａｃｅは、行アドレスバッファに
よる信号遅れ時間、行デコーダによる信号遅れ時間、ワ
ード線における信号遅れ時間、ビット線における信号遅
れ時間、センスアンプによる信号遅れ時間、出力バッフ
ァによる信号遅れ時間の合計の時間となる。ところが、
この実施例装置の場合には、行アドレスバッファ１２に
よる信号遅れ時間の代わりに、信号ＯＥが変化してから
信号０　’Ｔ　Ｐが変化するまでのコントロール回路１
３での信号遅れ時間が含まれる。ところが、アドレスア
クセスタイムを決定する重要な要因であるワード線にお
ける信号遅れ時間と、セル電流のばらつきを含むビット
線における信号遅れ時間はこの実施例装置の場合も必ず
含まれる。従って、この実施例装置で信号ＯＥが変化し
てから°゛１゛１゛レベルタが出力されるまでの時間を
アクセスタイムｔ　ａｃｃとして測定し、この測定結果
に基づいて不良品の判定、選別を行なっても、十分に正
しく行なうことができるのである。
すなわち、ＯＴＰのようにデータの書込みが一度しか行
なえなくともアクセスタイムを測定することができ、不
良品選別を行なうことができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では、全てのワード線を非選択状態にするこ
とにより、非導通状態となっているメモリセルからの記
憶データが読み出された状態と等価な状態を作り出す場
合を説明したが、これはワード線ＷＬに対してダミーワ
ード線を設け、このダミーワード線と各ビット線ＢＬと
の交差点にはデータが書込まれたダミーセルを設け、全
てのワード線を非選択状態にしているときに上記ダミー
ワード線を駆動し、ダミーセルの記憶データを読み出す
ように構成してもよい。このようにすれば、本来のワー
ド線切替えのアクセスタイムにより近い状態が実現でき
る。
［発明の効果コ 以上説明したようにこの発明によれば、データの書込み
が一度しか行なえない場合でもアクセスタイムを測定す
ることができ、従って不良品の選別を行なうことができ
る不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
Ｍ１図はこの発明の一実施例装置の構成を示すブロック
図、第２図及び第３図はそれぞれ上記実施例装置の一部
を具体的に示す回路図、第４図ないし第６図はそれぞれ
上記実施例のタイミングチャート、第７図は不揮発性ト
ランジスタのｆｉｌｌ造を示す断面図、第８図は上記不
揮発性トランジスタの１込み特性を示す図である。 １０・・・メモリセルアレイ、１１・・・行デコーダ、
１２・・・行アドレスバッファ、１３・・・コントロー
ル回路、１４・・・チップイネーブル端子、１５・・・
アウトプットイネーブル端子、１６・・・ビット線選択
用トランジスタ、１８・・・列デコーダ、１９・・・列
アドレスバッファ、２０・・・センスアンプ、２１・・
・出力バッファ、Ｗｌ−・・・ワード線、８ｍ・・・ピ
ット線、Ｍ・・・メモリセル。 出願人代理人　弁理士　鈴江武彦 ｓｓ 第２図 第　３　図 Ａｄｄｒｅ 第７図 Ｌｏｇ　ｔｐｗ

Claims (3)

    【特許請求の範囲】
  1. （１）複数のワード線と、複数のビット線と、上記ワー
    ド線とビット線が交差する位置に配置される不揮発性ト
    ランジスタからなるメモリセルと、外部から入力される
    アドレス信号に基づき上記ワード線を選択駆動する第１
    の選択手段と、外部から入力されるアドレス信号に基づ
    き上記ビット線を選択する第２の選択手段と、第１の外
    部端子に入力される信号に基づいてテストモードを設定
    するテストモード設定手段と、上記手段によるテストモ
    ードの設定時に第２の外部端子に入力される信号が第１
    の電位にされているときには上記第１の選択手段による
    全てのワード線の選択動作を禁止し、この信号が第２の
    電位にされたときにそのときの入力アドレスに対応した
    上記ワード線の駆動を開始するように上記第１の選択手
    段を制御する制御手段とを具備したことを特徴とする不
    揮発性半導体記憶装置。
  2. （２）前記テストモード設定手段は前記第１の外部端子
    に入力される３値信号がいずれか一つの値にされた際に
    テストモードを設定するように構成されている特許請求
    の範囲第１項に記載の不揮発性半導体記憶装置。
  3. （３）前記制御手段が前記第２の外部端子に入力される
    信号を前記アドレス信号の一部としてデコードするアド
    レスデコード回路である特許請求の範囲第１項に記載の
    不揮発性半導体記憶装置。（４）前記テストモード設定
    手段によるテストモードの設定時に前記第２の外部端子
    に入力される信号が第１の電位にされているときには上
    記第１の選択手段による全てのワード線の選択動作を禁
    止し、ダミーセルが接続されているダミーワード線の選
    択を行なうように構成した特許請求の範囲第１項に記載
    の不揮発性半導体記憶装置。
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