JPS59162699A - リ−ド・オンリ・メモリ - Google Patents
リ−ド・オンリ・メモリInfo
- Publication number
- JPS59162699A JPS59162699A JP58036034A JP3603483A JPS59162699A JP S59162699 A JPS59162699 A JP S59162699A JP 58036034 A JP58036034 A JP 58036034A JP 3603483 A JP3603483 A JP 3603483A JP S59162699 A JPS59162699 A JP S59162699A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access time
- address
- test
- inspection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、読出し専用メモリいわゆるＲＯＭ（リード
・オンリ・メモリ）に関し、特にプログラム可能なＦＲ
ＯＭ装置に関する。
・オンリ・メモリ）に関し、特にプログラム可能なＦＲ
ＯＭ装置に関する。
半導体メモリにおいては、アドレスアクセスタイム等に
よる製品の選別を行なうため、アドレスアクセスタイム
を調べるための試験を行なう必要がある。ところか、Ｆ
ＲＯＭ装随にあっては、ユーザにおいてデータの書込み
を行なうため、メモリセルにデータを曹ぎ込まない状態
で出荷される。
よる製品の選別を行なうため、アドレスアクセスタイム
を調べるための試験を行なう必要がある。ところか、Ｆ
ＲＯＭ装随にあっては、ユーザにおいてデータの書込み
を行なうため、メモリセルにデータを曹ぎ込まない状態
で出荷される。
しかし、データの書き込まれていないメモリセルアレイ
は、これをアドレスでアクセスしても、アクセスタイム
を知ることができない。しかも、例えはＰＮ接合破壊形
のメモリのように再書込み不能なＦＲＯＭにあっては、
メーカにおいて一度適当なデータを書き込んでアクセス
タイムを検査す ゛るようなこともできない。
は、これをアドレスでアクセスしても、アクセスタイム
を知ることができない。しかも、例えはＰＮ接合破壊形
のメモリのように再書込み不能なＦＲＯＭにあっては、
メーカにおいて一度適当なデータを書き込んでアクセス
タイムを検査す ゛るようなこともできない。
そのため、従来のＰＲＯＩＩＩおいては、メモリセルア
レイの側部にデータの固定された検査用のメモリ列を、
Ｘ方向とＹ方向に一列ずつ設けて、これを検査用のバッ
ファ回路で選択してアクセスタイムの検査を行なってい
た。
レイの側部にデータの固定された検査用のメモリ列を、
Ｘ方向とＹ方向に一列ずつ設けて、これを検査用のバッ
ファ回路で選択してアクセスタイムの検査を行なってい
た。
しかしながら、ＦＲＯＭ装置においては、検査用のメモ
リ列のワード線を１本選択して、これをＹデコーダでス
キャンした場合のアクセスタイムおよび検査用のメモリ
列のビット線を１本選択してこれをＸデコーダでスキャ
ンした場合のアクセスタイムは、それぞれメモリセルア
レイ内のメモリセルをランダムに（同時にワード線とビ
ット線を変えて）アドンススキャンした場合のアクセス
タイムとは異なることがわかった。これは、主メモリセ
ルアレイ内の選択ワード線または選択ビット線は、隣接
するワード線またはビット線の影響を受けるためである
と考えられる。
リ列のワード線を１本選択して、これをＹデコーダでス
キャンした場合のアクセスタイムおよび検査用のメモリ
列のビット線を１本選択してこれをＸデコーダでスキャ
ンした場合のアクセスタイムは、それぞれメモリセルア
レイ内のメモリセルをランダムに（同時にワード線とビ
ット線を変えて）アドンススキャンした場合のアクセス
タイムとは異なることがわかった。これは、主メモリセ
ルアレイ内の選択ワード線または選択ビット線は、隣接
するワード線またはビット線の影響を受けるためである
と考えられる。
従って、従来のように、検査用メモリ列をＸ。
Ｙ方向に各々１列ずつ設けて行なう検査方法では、鞘度
の高いアクセスタイムか得られないという問題点があっ
た。
の高いアクセスタイムか得られないという問題点があっ
た。
そこで、この発明は、検査用メモリ列をＸ、 Ｙ方向に
そｉｔぞｆ″Ｆ２列以上設けておき、これをＸアドレス
とＹアドレスで同時にスキャンすることによって、主た
るメモリセルアレイのデータ読出しに近い検査が行なえ
ろようにし、これによってメモリセルアレイのスキャン
による実際のアクセスタイムに近い正確なデータを得る
ことかできるようにすることを目的とする。
そｉｔぞｆ″Ｆ２列以上設けておき、これをＸアドレス
とＹアドレスで同時にスキャンすることによって、主た
るメモリセルアレイのデータ読出しに近い検査が行なえ
ろようにし、これによってメモリセルアレイのスキャン
による実際のアクセスタイムに近い正確なデータを得る
ことかできるようにすることを目的とする。
以下図面を用いてこの発明を説明する。
第１図は本発明に係るＦ ＲＯＭ装置の一実施例を示す
ものである。図にお℃・て、１は複数個のメモリセルか
マトリックス状に配設されたメモリセルアレイである。
ものである。図にお℃・て、１は複数個のメモリセルか
マトリックス状に配設されたメモリセルアレイである。
このメモリセルアレイ１内には、横方向に０本のワード
線Ｗ、 、 Ｗ、、 、・・・Ｗｏが配設さ第１、縦方
向ＶＣｍ本のビット線Ｂ、、Ｂ２．・・・Ｂｍが配設さ
ねている。そして、各ワード線とビット線との交点ｔＣ
そハぞれバイポーラトランジスタからなるメモリセルが
設けられている。谷メモリセルを構成するバイポーラト
ランジスタは、そのエミッタがワード線Ｗｎに接続され
、コレクタカヒット線Ｂ１ｎに接続されており、ベース
はフローティングにされている。
線Ｗ、 、 Ｗ、、 、・・・Ｗｏが配設さ第１、縦方
向ＶＣｍ本のビット線Ｂ、、Ｂ２．・・・Ｂｍが配設さ
ねている。そして、各ワード線とビット線との交点ｔＣ
そハぞれバイポーラトランジスタからなるメモリセルが
設けられている。谷メモリセルを構成するバイポーラト
ランジスタは、そのエミッタがワード線Ｗｎに接続され
、コレクタカヒット線Ｂ１ｎに接続されており、ベース
はフローティングにされている。
データを書キ込むには、このトランジスタのベースとエ
ミッタ間に逆電圧をかけるようにして電流を流して、ベ
ース・エミッタ間のＰＮ接合を破壊する。これにより、
ベース・エミッタ間か導通状態となり、ワード線とビッ
ト線との間に、ベースとコレクタのＰＮ接合によるダイ
オードが形成されることになる。このようにして、メモ
リセルラ１４ 成スるバイポーラトランジスタのベース
・エミッタ間のＰＮ接合を破壊するか否かによって、′
１“またば′Ｎ″０“のデータの書き込みが行なわれる
ようにされている。
ミッタ間に逆電圧をかけるようにして電流を流して、ベ
ース・エミッタ間のＰＮ接合を破壊する。これにより、
ベース・エミッタ間か導通状態となり、ワード線とビッ
ト線との間に、ベースとコレクタのＰＮ接合によるダイ
オードが形成されることになる。このようにして、メモ
リセルラ１４ 成スるバイポーラトランジスタのベース
・エミッタ間のＰＮ接合を破壊するか否かによって、′
１“またば′Ｎ″０“のデータの書き込みが行なわれる
ようにされている。
次に２ａ、２）＋はＸアドレスバッファ回路とＸアドレ
スバッファ回路である。Ｘアドレスバッファ回路２ａは
外部から供給されるＸアドレス信号ＡＸｉを受けて、真
レベルと偽レベルの内部アドレス信号ａｘｉ ｒ ”
ｘｉを形成する。また、Ｙアドレスバッフ丁回路２ｂは
、外部からＹアドレス信号〜ｊの供給を受けて、同様に
内部アドレス信号ａｙｊ、司を形成する。
スバッファ回路である。Ｘアドレスバッファ回路２ａは
外部から供給されるＸアドレス信号ＡＸｉを受けて、真
レベルと偽レベルの内部アドレス信号ａｘｉ ｒ ”
ｘｉを形成する。また、Ｙアドレスバッフ丁回路２ｂは
、外部からＹアドレス信号〜ｊの供給を受けて、同様に
内部アドレス信号ａｙｊ、司を形成する。
３ａ、、 ３ａ２．−３ａｎはＸデコーダ回路３Ａを構
成するワード線ドライバで、ワード線ドライバ３ａ、、
３ａ２．・・・３ａｎは上記Ｘアドレスバッファ回路
２ａから出力される内部アドレス信号ａｘｉ＋可を受け
て、Ｘアドレス信号ＡｘＩに対応する一本のワード線を
選択駆動する。
成するワード線ドライバで、ワード線ドライバ３ａ、、
３ａ２．・・・３ａｎは上記Ｘアドレスバッファ回路
２ａから出力される内部アドレス信号ａｘｉ＋可を受け
て、Ｘアドレス信号ＡｘＩに対応する一本のワード線を
選択駆動する。
３ｂ、、３ｂ２．−３ｂｍは、Ｙデコーダ回路３Ｂを構
成するゲート回路て゛、ゲート回路３ｂ、、３ｂ２゜・
・３ｂｍは上記Ｘアドレスバッファ回路２ｈから出力さ
１＋ろ内部アドレス信号ａｙｉ、”行か入力されると、
Ｙア１゛レス信号Ａ幻に対応するピット歴−のデータを
出力ドライバ回路４に出力する。この場合、ゲート回路
３ｂ、、３ｂ２．・・・３ｔ）ｍは、出力ドライバ回路
４から出力される出力信号のビット数（例えば８ビ７ト
）に応じた数だけ、同一の内部アドレス信号”ｙＪ、可
によって同時に動作されるようにさ第１ている。ゲー
ト回路３ｂ、、３ｂ２．・・・３ｂｍのうち同時に動作
されたゲート回路の出力信号は、出力トライバ回路４に
よってそれぞれ別個の出力端−子０１〜Ｑ、に出力さハ
ろようにされている。
成するゲート回路て゛、ゲート回路３ｂ、、３ｂ２゜・
・３ｂｍは上記Ｘアドレスバッファ回路２ｈから出力さ
１＋ろ内部アドレス信号ａｙｉ、”行か入力されると、
Ｙア１゛レス信号Ａ幻に対応するピット歴−のデータを
出力ドライバ回路４に出力する。この場合、ゲート回路
３ｂ、、３ｂ２．・・・３ｔ）ｍは、出力ドライバ回路
４から出力される出力信号のビット数（例えば８ビ７ト
）に応じた数だけ、同一の内部アドレス信号”ｙＪ、可
によって同時に動作されるようにさ第１ている。ゲー
ト回路３ｂ、、３ｂ２．・・・３ｂｍのうち同時に動作
されたゲート回路の出力信号は、出力トライバ回路４に
よってそれぞれ別個の出力端−子０１〜Ｑ、に出力さハ
ろようにされている。
さらに、この実施例では、」−記メモリセルアレイ１の
側部（図では右側およびＦ側）に、検査用のビット線Ｂ
ｅ、 ｌ Ｂｅ、と検査用のワード線Ｗ ｅ 、 。
側部（図では右側およびＦ側）に、検査用のビット線Ｂ
ｅ、 ｌ Ｂｅ、と検査用のワード線Ｗ ｅ 、 。
Ｗｅ２が、それぞれメモリアレイ１内のピノ） 線Ｂ
＋〜Ｂ とワード線Ｗ、〜Ｗｎに並行に設けら第１．て
いる。そして、谷検査用ビット線Ｂｅ、 Ｉ Ｂｅｔと
ワ−ドＭＷ、−Ｗｎとの間には、予め適当にバイポーラ
トランジスタＴｒまたはダイオードＤが設けられている
。同様に、各検査用ワード線Ｗｅ、。
＋〜Ｂ とワード線Ｗ、〜Ｗｎに並行に設けら第１．て
いる。そして、谷検査用ビット線Ｂｅ、 Ｉ Ｂｅｔと
ワ−ドＭＷ、−Ｗｎとの間には、予め適当にバイポーラ
トランジスタＴｒまたはダイオードＤが設けられている
。同様に、各検査用ワード線Ｗｅ、。
Ｗｅ、とピッ）線Ｂ、〜ＢＩｎとの間にも、バイポーラ
トランジスタＴｒまたはダイオードＤが設けられている
。これらのトランジスタＴｒおよびダイオードＤば、プ
ロセスにおいて他の回路素子と同時に形成されるように
されている。つまり検査用ビット線Ｂｅ、 、 Ｂｅ、
および検査用ワード線Ｗｅ、。
トランジスタＴｒまたはダイオードＤが設けられている
。これらのトランジスタＴｒおよびダイオードＤば、プ
ロセスにおいて他の回路素子と同時に形成されるように
されている。つまり検査用ビット線Ｂｅ、 、 Ｂｅ、
および検査用ワード線Ｗｅ、。
Ｗｅ ２に接続されたトランジスタＴｒとダイオードＤ
は、それ自体予めデータの書き込まれた固定の検査用メ
モリ行１１ａｌ、１．１ａ２および検査用メモリ列１１
ｂ、、１ｌｂ２を構成している。
は、それ自体予めデータの書き込まれた固定の検査用メ
モリ行１１ａｌ、１．１ａ２および検査用メモリ列１１
ｂ、、１ｌｂ２を構成している。
また、上記検査用ピノｌ−線Ｂｅ、 、 Ｂｅ、、およ
び検査用ワード線Ｗｅ、、Ｗｅ２に対応してこれらを選
択するためのゲー ト回路５ｅ、、５６２とドライバ６
ｅ１゜６ｅ２が設けられている。
び検査用ワード線Ｗｅ、、Ｗｅ２に対応してこれらを選
択するためのゲー ト回路５ｅ、、５６２とドライバ６
ｅ１゜６ｅ２が設けられている。
７ａ、７ｂはチップセレクト端子ＯＥ、とＯＲ２にそれ
ぞれ接続された検査用パン７ア回路である。
ぞれ接続された検査用パン７ア回路である。
この検査用バッフ丁回路７ａ、７ｂは、例えはツェナー
ダイオードＤ２を介してチップセレクト端子ＣＥ、また
はＯＲ２に接続された２段のインバータＩＶ、、ＩＶ２
によって構成されている。そして、チップセレクト端子
ＣＥ１またはＯＲ２に通常のＴＴＬレベルのチップセレ
クト信号よりも高いレベルの電圧が印加された場合にの
み、インバータＩＶ＋、ＩＶ、が動作して、検査用バッ
ファ回路７ａ、７ｂから選択信号ＳＩ＊ＳＩ およびＳ
２．Ｓ。
ダイオードＤ２を介してチップセレクト端子ＣＥ、また
はＯＲ２に接続された２段のインバータＩＶ、、ＩＶ２
によって構成されている。そして、チップセレクト端子
ＣＥ１またはＯＲ２に通常のＴＴＬレベルのチップセレ
クト信号よりも高いレベルの電圧が印加された場合にの
み、インバータＩＶ＋、ＩＶ、が動作して、検査用バッ
ファ回路７ａ、７ｂから選択信号ＳＩ＊ＳＩ およびＳ
２．Ｓ。
が出力されるようにされている。
このうち選択信号Ｓ、は上記検査用ワード線ドライバ６
ｅ、、６ｅ２に供給さね、これを駆動可能な状態にさせ
る。また、信号Ｓ、はメモリセルアレイ１のワード線ド
ライバ３ａ、〜３ａｎに供給されてこれらを非駆動状態
にさせる。
ｅ、、６ｅ２に供給さね、これを駆動可能な状態にさせ
る。また、信号Ｓ、はメモリセルアレイ１のワード線ド
ライバ３ａ、〜３ａｎに供給されてこれらを非駆動状態
にさせる。
一方、選択信号Ｓ、は上記検査用ビット線Ｂｅ、。
Ｂｅ２に接続されたソート回路５ｅ、、５ｅ２に供給さ
れ、ビット線Ｂｅ、、Ｂｅ２上の信号を通過可能な状態
にさせる。また、信号Ｓ、はメモリセルアレイ１内のビ
ット線Ｂ、〜Ｂｍに接続されたゲート回路３ｂ、〜３ｂ
ｍに供給され、信号を通過させないようにさせる。
れ、ビット線Ｂｅ、、Ｂｅ２上の信号を通過可能な状態
にさせる。また、信号Ｓ、はメモリセルアレイ１内のビ
ット線Ｂ、〜Ｂｍに接続されたゲート回路３ｂ、〜３ｂ
ｍに供給され、信号を通過させないようにさせる。
従って、検査用メモリ行１１ａ、、１ｌａ２を使ってア
クセスタイムを調べる場合には、チップセレクト端子Ｏ
Ｅ、にＴＴＬレベル以上の電圧を印カロし、かつ適当な
Ｘアドレス信号を入れろことにより検査用ワード線ドラ
イバ６ｅ、、６ｅ２のいずれか一方を駆動させる。そし
て、Ｙアドレス信号Ａ、。
クセスタイムを調べる場合には、チップセレクト端子Ｏ
Ｅ、にＴＴＬレベル以上の電圧を印カロし、かつ適当な
Ｘアドレス信号を入れろことにより検査用ワード線ドラ
イバ６ｅ、、６ｅ２のいずれか一方を駆動させる。そし
て、Ｙアドレス信号Ａ、。
を適当に変化させてビット線Ｂ１〜Ｂｍをスキャンする
ごとによって、検査用メモリ行１１ａ、 ＋’ １１
ａ２からブータラ読み出してアクセスタイムを検出する
ことができる。このとぎ、Ｘアドレス信号Ａｘｌを適当
に変化させることによって、選択駆動される検査用ワー
ド線を変えることができる。
ごとによって、検査用メモリ行１１ａ、 ＋’ １１
ａ２からブータラ読み出してアクセスタイムを検出する
ことができる。このとぎ、Ｘアドレス信号Ａｘｌを適当
に変化させることによって、選択駆動される検査用ワー
ド線を変えることができる。
また、検査用メモリ列１１ｂ、、１ｌｂ２を使ってアク
セスタイムを調べる場合には、チップセレクト端子ＯＥ
２にＴＴＬレベル以上の電圧を印カロし、かつ適当なＹ
アト１／ス信号を入れることにより、検査用ビット線Ｂ
ｅ、 ｙ Ｂｅ２上のゲート回路５ｅ、；５ｅ、のいず
れか−万を開く。そして、Ｘアドレス信号ＡｘＩを適当
に変化させてワード線Ｗ、〜Ｗｎをスキャンすることに
よって、検査用メモリ列１１ｂ、、１ｌｂ２からデータ
を読み出してアクセスタイムを検出することかできる。
セスタイムを調べる場合には、チップセレクト端子ＯＥ
２にＴＴＬレベル以上の電圧を印カロし、かつ適当なＹ
アト１／ス信号を入れることにより、検査用ビット線Ｂ
ｅ、 ｙ Ｂｅ２上のゲート回路５ｅ、；５ｅ、のいず
れか−万を開く。そして、Ｘアドレス信号ＡｘＩを適当
に変化させてワード線Ｗ、〜Ｗｎをスキャンすることに
よって、検査用メモリ列１１ｂ、、１ｌｂ２からデータ
を読み出してアクセスタイムを検出することかできる。
このとぎ、Ｙアドレス信号Ａ、１を適当に変化させるこ
とによって、選択される検査用ビット線を変えろことが
できる。
とによって、選択される検査用ビット線を変えろことが
できる。
このように実施例の回路においては、２列ずつ設けられ
た検査用メモリ行と検査用メモリ列を使って、Ｘ、Ｙア
ドレスを変化させてＸ方向とＹ方向に同時に又は個別に
スキャンして読出しを行なえるため、隣接したワード線
およびビア）線の影１．響をも加味した主メモリセルア
レイ１における読出しに近い検査を行なうことかできる
。
た検査用メモリ行と検査用メモリ列を使って、Ｘ、Ｙア
ドレスを変化させてＸ方向とＹ方向に同時に又は個別に
スキャンして読出しを行なえるため、隣接したワード線
およびビア）線の影１．響をも加味した主メモリセルア
レイ１における読出しに近い検査を行なうことかできる
。
なお、上記実施例では検査用メモリ行および検査用メモ
リ列を２列ずつ設けたものについて説明したが、３列な
いしはそれ以上設けて検査を行なうようにすることも可
能である。
リ列を２列ずつ設けたものについて説明したが、３列な
いしはそれ以上設けて検査を行なうようにすることも可
能である。
また、実施例では、チップセレクト端子ｏＥ、。
ＯＲ２′に検査用バッファ回路７ａ、７ｂを設けて、検
査用のワード線Ｗｅ、 、 Ｗｅ、およびピッ）ｉＢｅ
、。
査用のワード線Ｗｅ、 、 Ｗｅ、およびピッ）ｉＢｅ
、。
Ｂｅ２を選択させるようにされているが、この検査用バ
ッファ回ＦＭ７ａ、７ｂはＸまたはＸアドレス入力端子
の一部に設けるようにすることもできる。
ッファ回ＦＭ７ａ、７ｂはＸまたはＸアドレス入力端子
の一部に設けるようにすることもできる。
さらに専用の端子を用いて選択させることももちろん可
能である。
能である。
以上説明したようにこの発明によれば、ＸアドレスとＸ
アドレスを変化させることによって、２列以上設けられ
た検査用メモリ行と検査用メモリ列をＸアドレス方向と
Ｘアドレス方向に同時にスキャンして読出しを行なうこ
とかできろ。そのため主たるメモクセルア１／イのデー
タ読出しに近い検査が行なえるようになり、これによっ
て、メモリセルアレイのスキャンによる実際のアドレス
アクセスタイムに近い正確なデータを得ろことができる
。その結果、アクセスタイム等に基づく製品選別の信頼
性か向」二されるようになるという効果を有する。
アドレスを変化させることによって、２列以上設けられ
た検査用メモリ行と検査用メモリ列をＸアドレス方向と
Ｘアドレス方向に同時にスキャンして読出しを行なうこ
とかできろ。そのため主たるメモクセルア１／イのデー
タ読出しに近い検査が行なえるようになり、これによっ
て、メモリセルアレイのスキャンによる実際のアドレス
アクセスタイムに近い正確なデータを得ろことができる
。その結果、アクセスタイム等に基づく製品選別の信頼
性か向」二されるようになるという効果を有する。
プｚお、実施例では、バイポーラ接合破壊形ＦＲＯＭを
例にとって説明したが、この発明は、バイポーラヒユー
ズ形ＦＲＯＭはもちろＡ７、ＭＯＳＦＥＴからなる）’
ＲＯＭや再書込みｉ：ｉＴ症なＲＯＭにも適用できる
ものである。
例にとって説明したが、この発明は、バイポーラヒユー
ズ形ＦＲＯＭはもちろＡ７、ＭＯＳＦＥＴからなる）’
ＲＯＭや再書込みｉ：ｉＴ症なＲＯＭにも適用できる
ものである。
第１図は本発明に係るＲＯＮｉ（ＩＪ−ド・オンリ・メ
モリ）の一実施例を示す回路構成図である。 １・・・メモリセルアレイ、２ａ・・・Ｘアドレスバッ
ファ回路、２ｂ・・・Ｙアドレスバッフ丁回路、３Ａ・
・・Ｘデコーダ回路、３Ｂ・・・Ｙデコーダ回路、ｌｌ
ａ、。 １１ａ２・・・検査用メモリ行、ｌｌｂ、、１ｌｂ２・
・・検査用メモリ列、Ｗ、−Ｗ、・・・ワード線、Ｂ、
〜Ｂｍ・・・ビット線。
モリ）の一実施例を示す回路構成図である。 １・・・メモリセルアレイ、２ａ・・・Ｘアドレスバッ
ファ回路、２ｂ・・・Ｙアドレスバッフ丁回路、３Ａ・
・・Ｘデコーダ回路、３Ｂ・・・Ｙデコーダ回路、ｌｌ
ａ、。 １１ａ２・・・検査用メモリ行、ｌｌｂ、、１ｌｂ２・
・・検査用メモリ列、Ｗ、−Ｗ、・・・ワード線、Ｂ、
〜Ｂｍ・・・ビット線。
Claims (1)
- １、所望のデータが書込み可能な複数個のメモリセルが
マトリックス状に配設されてなるメモリセルアレイを備
えたリード・オンリ・メモリにおいて、上記メモリ、セ
ルアレイの側部には予めデータが固定されている検査用
メモリ行および検査用メモリ列がそれぞれ２列以上設け
られ、該検査用メモリ行および検査用メモリ列が外部か
らの制御信号によってＸアドレス方向、、Ｆ？よびＹア
ドレス方向に同時に又は個別にスキャンされてデータが
読み出し可能にされてなることを特徴とするリード・オ
ンリ・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036034A JPS59162699A (ja) | 1983-03-07 | 1983-03-07 | リ−ド・オンリ・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036034A JPS59162699A (ja) | 1983-03-07 | 1983-03-07 | リ−ド・オンリ・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59162699A true JPS59162699A (ja) | 1984-09-13 |
Family
ID=12458428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58036034A Pending JPS59162699A (ja) | 1983-03-07 | 1983-03-07 | リ−ド・オンリ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59162699A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230700A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | プログラマブル・リ−ド・オンリ−・メモリ |
| JPS62128099A (ja) * | 1985-11-28 | 1987-06-10 | Fujitsu Ltd | ワンタイムｒｏｍの試験回路 |
| JPS62229600A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS63276794A (ja) * | 1987-05-07 | 1988-11-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1983
- 1983-03-07 JP JP58036034A patent/JPS59162699A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230700A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | プログラマブル・リ−ド・オンリ−・メモリ |
| JPH0527199B2 (ja) * | 1985-04-05 | 1993-04-20 | Nippon Electric Co | |
| JPS62128099A (ja) * | 1985-11-28 | 1987-06-10 | Fujitsu Ltd | ワンタイムｒｏｍの試験回路 |
| JPS62229600A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH0530000B2 (ja) * | 1986-03-31 | 1993-05-06 | Tokyo Shibaura Electric Co | |
| JPS63276794A (ja) * | 1987-05-07 | 1988-11-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4837747A (en) | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block | |
| US5179536A (en) | Semiconductor memory device having means for replacing defective memory cells | |
| KR900008637B1 (ko) | 여분의 회로부를 가지는 반도체 메모리 장치 | |
| JPH07226100A (ja) | 半導体メモリ装置 | |
| JPS62293598A (ja) | 半導体記憶装置 | |
| EP0252325A2 (en) | Semiconductor device having a fuse circuit and a detecting circuit for detecting the states of the fuses in the fuse circuit | |
| US5272672A (en) | Semiconductor memory device having redundant circuit | |
| JP2741824B2 (ja) | 半導体記憶装置 | |
| JPH0696598A (ja) | 半導体メモリ装置及び欠陥メモリセル救済回路 | |
| US6788597B2 (en) | Memory device having programmable column segmentation to increase flexibility in bit repair | |
| US4972380A (en) | Decoding circuit for functional block | |
| JPH01208795A (ja) | 半導体記憶装置 | |
| JP3967704B2 (ja) | 半導体記憶装置とそのテスト方法 | |
| EP0686980A1 (en) | Semiconductor memory device having means for replacing defective memory cells | |
| JPS59162699A (ja) | リ−ド・オンリ・メモリ | |
| US6243305B1 (en) | Memory redundancy device and method | |
| KR100336955B1 (ko) | 반도체 기억 장치 | |
| JP3833022B2 (ja) | 半導体装置 | |
| JPS6027120B2 (ja) | プログラマブルメモリ | |
| US6188597B1 (en) | Semiconductor memory having sub-select lines cross-connected to sub-decoders | |
| JP3512953B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| JPH0232720B2 (ja) | ||
| US6813200B2 (en) | Circuit configuration for reading out a programmable link | |
| JPH03100999A (ja) | 半導体記憶装置 | |
| JPH02800B2 (ja) |